L'ère de la grande puissance de calcul de l'IA : la compétition féroce, l'industrie des puces nationales progresse sur plusieurs fronts, accélérant les percées

Le journaliste des Securities Times, Wang Yiming

La puissance de calcul de l’IA est devenue l’origine qui va remodeler l’industrie des puces.

Ces dernières années, avec le ralentissement de la loi de Moore et la difficulté des puces mono-dernier niveau à répondre à l’explosion des besoins en puissance de calcul, l’ensemble de l’industrie mondiale a fait évoluer deux voies pour percer : l’intégration avancée par packaging et l’intégration de systèmes de super-nœuds. Dans ce contexte, l’ensemble des maillons de la chaîne industrielle des puces nationales, notamment l’EDA (automatisation de la conception électronique), le packaging avancé, les équipements de semi-conducteurs et les technologies d’interconnexion à haut débit, accélèrent tous leurs déploiements dans le domaine de la puissance de calcul de l’IA.

En parlant des tendances industrielles nationales, Wang Xiaolong, directeur de la division Entreprise chez SemiStack Research, a déclaré au journaliste des Securities Times que, à mesure que la stratégie nationale d’autonomie et de contrôle des semi-conducteurs progresse en profondeur, même si les procédés de fabrication sont dans une certaine mesure limités, la chaîne industrielle domestique peut encore emprunter une voie de développement des semi-conducteurs à la chinoise grâce à « un procédé de fabrication approprié + un packaging avancé + l’optimisation des systèmes et de l’écosystème ». Cela pourrait réduire les désavantages structurels et les risques systémiques auxquels notre pays est confronté lors de la prochaine ronde de compétition dans l’IA et l’informatique avancée.

La concurrence en EDA se déplace vers l’intégration au niveau système

En tant que secteur situé tout en amont de l’industrie des puces, les professionnels de l’EDA ressentent très fortement la tendance selon laquelle la conception des puces est reconfigurée par l’IA.

« Des multi-chiplets aux super-nœuds, la complexité au niveau système est sans précédent. Dans le domaine du matériel IA, le défi auquel les clients font face n’est plus celui d’un design de puce isolé, mais les risques systémiques apportés par le packaging avancé des Chiplets, l’intégration hétérogène, la mémoire à large bande passante, les interconnexions ultra-rapides, les réseaux d’alimentation efficaces et l’architecture des centres de données IA. Cela inclut, par exemple, une surchauffe et un voilage de l’ensemble provoqués par un refroidissement insuffisamment pris en compte ; des défauts de conception du réseau d’alimentation entraînant des coupures au niveau des connexions de packaging sous forte charge ; l’absence d’une perspective de gestion du signal au niveau système, conduisant à ce que des puces de fabrication (wafer) totalisant des dizaines de millions de dollars, une fois assemblées, ne s’allument pas. » a déclaré Ling Feng, fondateur et président de Hi Semiconductor, lors d’une conférence de lancement récemment.

Ling Feng indique que, pour résoudre les problèmes ci-dessus, les fournisseurs d’EDA doivent adopter une approche fondée sur l’« intégration et la coordination au niveau système (STCO) », afin de réaliser une conception coordonnée dans le calcul, le réseau, l’alimentation, le refroidissement et l’architecture du système.

Les trois géants mondiaux de l’EDA ont validé la tendance industrielle par des acquisitions à grande échelle. En 2025, Synopsys Tech a acquis Ansys, le plus grand éditeur mondial d’EDA de simulation, pour 35 milliards de dollars, afin de compléter ses capacités de simulation multi-physiques et de renforcer les capacités d’analyse de bout en bout, de la puce au système.

Les fabricants nationaux de puces IA déploient et investissent également activement sur le plan de l’écosystème. Sun Guoliang, vice-président senior et directeur produit chez Inspur (lire : Mulaxie Shares), a présenté récemment au forum SEMICON que Inspur construit une matrice complète de produits GPU sous une architecture unifiée développée en interne, couvrant des scénarios tels que l’entraînement IA, l’inférence, le rendu graphique et l’intelligence scientifique. En complément, sa pile logicielle développée en interne est entièrement compatible avec l’écosystème principal, et elle pousse activement la construction d’un écosystème open source.

D’après Wang Xiaolong, un bon écosystème logiciel est crucial pour améliorer l’efficacité d’utilisation du matériel. Cela accélérera le passage des puces IA nationales de « remplaçables et utilisables » à « autonomes et vraiment pratiques ». Par exemple, derrière la percée et l’adoption populaire de grands modèles open source nationaux comme DeepSeek et Qianwen, on trouve une forte amélioration de l’efficacité d’utilisation des puces IA nationales.

La liaison hybride améliore la technologie clé de la puissance de calcul

Côté matériel, à l’ère des grandes capacités de calcul de l’IA, lorsque la puce mono-dernier niveau fait face à trois goulots d’étranglement — la consommation d’énergie, la surface et le rendement — le packaging avancé est devenu le nouveau « support de la loi de Moore ». Prenons l’exemple du CoWoS de TSMC : chaque génération intègre davantage de GPU, des puces HBM (mémoire à bande passante élevée) plus importantes et des interconnexions plus puissantes. À l’heure actuelle, y compris les géants des puces IA comme NVIDIA et AMD, ont déjà réalisé des sauts de niveau de puissance de calcul des puces IA grâce aux technologies de packaging avancées.

Lors du forum SEMICON de cette année, Guo Xiaochao, directeur du marketing pour l’activité de sous-traitance chez Wuhan Xinxing Integrated Circuit Co., Ltd., a évoqué les dernières tendances industrielles. Il a indiqué que le marché du packaging avancé, en particulier dans les domaines 2.5D/3D, s’étend rapidement. Les solutions principales de l’industrie sont passées de CoWoS-S à CoWoS-L, SoW et 3.5D XDSiP. La taille d’intégration continue de s’agrandir, et la liaison hybride est la clé pour obtenir des interconnexions à haute densité, ainsi qu’une technologie centrale pour améliorer la puissance de calcul. Elle exige non seulement des percées sur le procédé, mais aussi une méthodologie de conception ainsi qu’une coopération conjointe entre matériaux et équipements.

Côté équipements nationaux, Northern Huachuang (002371) a récemment publié un équipement de liaison hybride D2W (die-to-wafer) de puces de 12 pouces. Selon les informations disponibles, cet équipement se concentre sur les exigences extrêmes de mise en relation des puces dans l’ensemble des domaines d’applications 3D tels que SoC, HBM et Chiplet. Il relève des défis de processus clés, notamment la saisie sans perte de puces ultrafines à l’échelle du micron, l’alignement à ultra-haute précision à l’échelle du nanomètre et une liaison stable et de haute qualité sans vides. Il permet ainsi un meilleur équilibre entre la précision d’alignement au niveau nanométrique des puces et la capacité de production de liaisons à grande vitesse, devenant le fabricant national ayant achevé en premier la validation du procédé côté client pour l’équipement D2W de liaison hybride.

Tianjin Pi?科技 a également présenté au forum SEMICON une série 3D IC, comprenant plusieurs nouveaux produits tels que la liaison par fusion et le délaminage par laser, avec un accent particulier sur les applications liées à l’intégration hétérogène des Chiplets, à l’empilement tridimensionnel et à HBM.

Ces dernières années, les équipements de liaison hybride sont devenus un segment qui enregistre la plus forte croissance parmi les équipements de semi-conducteurs. Yole, une société de conseil, prévoit que d’ici 2030, la taille du marché mondial dépassera 1,7 milliard de dollars, et que le taux de croissance annuel composé des équipements de liaison hybride D2W pourrait atteindre jusqu’à 21 %.

Cependant, des responsables concernés des fabricants d’équipements de semi-conducteurs de grande taille ont également souligné que, bien que le marché des équipements de liaison hybride connaisse une croissance rapide, il fait face à des défis comme la précision d’alignement, l’environnement de propreté et l’acceptation du voilage. En plus, le choix des matériaux d’interface diffère selon les scénarios d’application. La combinaison de matériaux diélectriques comme SiCN (matériau amorphe) avec le cuivre présente ses propres avantages et inconvénients. La morphologie de surface, le contrôle des particules et le voilage des tranches affectent directement le rendement de liaison. L’intégration tridimensionnelle dépend d’une coopération étroite de l’ensemble de l’industrie.

Publication du livre blanc sur le système de technologies de super-nœuds

Une autre voie de percée pour accroître la capacité de puissance de calcul de l’IA consiste à intégrer les super-nœuds au niveau système. Grâce à des technologies d’interconnexion à haut débit, les unités de calcul, passant de super-nœuds monocœur et au niveau baie (centaines de puces IA), s’étendent jusqu’aux super-nœuds au niveau cluster (millions de puces IA). La combinaison des super-nœuds et du packaging avancé donne naissance à un « ordinateur de super-calcul » composé de nombreuses puces IA, de HBM, d’un réseau d’interconnexion à haut débit et d’un système de refroidissement par immersion/air avec refroidissement liquide.

De grands fabricants nationaux innovent et déploient aussi dans le domaine des super-nœuds. Le 26 mars, Ke Jian? (2023) — néant? (603019) au forum Zhongguancun (000931) a présenté le premier super-nœud scaleX40 de type “boîte de câbles sans fil” au monde. Selon la présentation, les super-nœuds traditionnels dépendent des liaisons par fibres optiques et câbles en cuivre, et présentent généralement des problèmes tels qu’une durée de déploiement longue, une complexité de maintenance élevée et de nombreux points de défaillance. scaleX40 adopte une architecture d’interconnexion sans fil orthogonale au premier niveau : les nœuds de calcul et les nœuds d’échange s’enfichent directement, éliminant à la source les pertes de performance et les risques de maintenance liés aux câbles.

scaleX40 intègre 40 GPU au niveau d’un seul nœud. La puissance de calcul totale dépasse 28 PFlops, la mémoire totale HBM dépasse 5 TB, la bande passante totale d’accès mémoire dépasse 80 TB/s, formant des unités de calcul à forte densité, répondant aux besoins d’entraînement et d’inférence de grands modèles à milliards de paramètres.

Le vice-président senior Li Bin de Ke Jian? (603019) a déclaré que l’importance de scaleX40 ne se limite pas à l’amélioration des performances : il s’agit aussi de reconfigurer la logique de livraison de la puissance de calcul, en faisant passer la puissance de calcul de la « construction orientée ingénierie » à une « fourniture orientée produit », réduisant fortement le seuil d’utilisation de la puissance de calcul de haut niveau et les coûts de mise en œuvre.

Sur le plan industriel, le 29 mars, le « Livre blanc sur la technologie des super-nœuds » (ci-après le « livre blanc »), complété conjointement par le Shanghai Artificial Intelligence Laboratory et des entreprises en amont et en aval de la chaîne d’industries de l’IA telles que Qim? M? (Qich? ), Inspur, Jietiao? Xingchen, a été officiellement publié. Ce livre blanc vise à faciliter le déploiement à grande échelle des super-nœuds et à résoudre des problèmes clés tels que la difficulté de coordination hétérogène, une faible efficacité d’ordonnancement interdomaines et une complexité élevée de déploiement orienté ingénierie, en apportant des conseils théoriques du point de vue des pratiques industrielles.

Selon Qim? M?, à l’avenir, la valeur des super-nœuds se reflétera davantage dans la capacité à organiser ensemble le calcul, le stockage, l’interconnexion, l’ordonnancement et les ressources d’exécution en une unité de système unique et coordonnée, tout en maintenant, à plus grande échelle, des capacités de bande passante élevée, de faible latence, de haute utilisation et d’extension durable. Les super-nœuds ne sont plus seulement « une combinaison de puces d’accélération supplémentaires », mais une nouvelle unité d’architecture qui détermine si le système peut maintenir une coordination efficace dans des conditions à grande échelle.

(Rédacteur en chef : Dong Pingping)

     【Avis de non-responsabilité】 Cet article ne représente que l’opinion personnelle de l’auteur et n’a aucun lien avec Hexun. Le site Hexun conserve une position neutre concernant les déclarations et jugements présentés dans cet article, et ne fournit aucune garantie expresse ou implicite quant à l’exactitude, la fiabilité ou l’exhaustivité des contenus qui y figurent. Les lecteurs ne doivent l’utiliser qu’à titre de référence et assumer l’entière responsabilité de leurs actes. E-mail : news_center@staff.hexun.com

Signaler