华为揭示 Tau 缩放定律,目标 2031 年实现 1.4 纳米
华为董事局成员暨半导体业务部门负责人何庭波于 5 月 26 日 IEEE 电路与系统国际研讨会上公布「Tau(τ)缩放定律」和「LogicFolding」芯片架构,声称可在不依赖 EUV 极紫外光刻设备下,实现 55% 晶体管密度提升和 41% 功耗效率提升;目标在 2031 年达到相当于 1.4nm 制程的晶体管密度。 Tau 缩放定律的技术逻辑:从几何缩小到时间优化 Tau 缩放定律的核心创新在于技术路线的转变:传统摩尔定律(Moore's Law)依赖缩小晶体管的物理几何尺寸(需要更先进的光刻技术);Tau 缩放定律转而聚焦于「时间域」信号优化,通过降低信号传播的电阻和电容负载来提升等效晶体管密度,绕开了对更先进光刻机的依赖。 LogicFolding 是 Tau 缩放定律的物理执行架构,将逻辑电路折叠并堆叠为双层框架,缩短内部连线长度,从而同时提升功耗效率和晶体管密度。华为声称的量化目标:55% 晶体管密度提升、41% 功耗效率提升,2026 年麒麟芯片晶体管密度达 238 MTr/mm²。值得注意的是,这些数字均来自华为内部声明,尚未经过第三方基准测试的独立验证。 辉达的已确
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