Era da grande capacidade de computação de IA: os campeões lutam pelo domínio, a indústria de chips nacional avança por vários caminhos, acelerando as quebras de barreira

Jornalista do Securities Times 王一鸣

A computação de IA torna-se o ponto de origem para remodelar a indústria de chips.

Nos últimos anos, devido ao abrandamento da Lei de Moore e a que o desempenho de um único chip já não consegue satisfazer a procura explosiva por computação, a indústria global evoluiu para duas vias de avanço: a integração de embalagens avançadas e a integração de sistemas de supernós. Neste contexto, todos os elos da cadeia industrial de chips nacionais, incluindo EDA (automação de design eletrónico), embalagens avançadas, equipamento de semicondutores e tecnologias de interligação de alta velocidade, estão a acelerar o seu planeamento na área de computação de IA.

Ao falar sobre as tendências da indústria doméstica, Wang Xiaolong, diretor da divisão de empresas da C&M Research, disse ao jornalista do Securities Times que, à medida que a estratégia do nosso país para semicondutores autónomos e controláveis se aprofunda, embora os processos de fabrico sejam, em certa medida, limitados, a cadeia industrial nacional ainda consegue seguir um caminho de desenvolvimento de semicondutores com características chinesas através de “processo de fabrico adequado + embalagem avançada + otimização de sistemas e ecossistemas”. Isto poderá reduzir as desvantagens estruturais e os riscos sistémicos que o nosso país enfrenta na próxima ronda de competição na indústria de IA e computação avançada.

A concorrência em EDA muda para a integração ao nível do sistema

Como a EDA é o segmento mais a montante da indústria de chips, os profissionais de EDA sentem profundamente a tendência de reconstrução do design de chips pela IA.

“De partículas múltiplas para supernós, a complexidade ao nível do sistema é sem precedentes. Na área de hardware de IA, o que os clientes enfrentam já não é um desafio de design de um único chip, mas sim riscos sistémicos trazidos por embalagens avançadas Chiplet, integração heterogénea, armazenamento de alta largura de banda, interligação ultrarrápida, redes eficientes de alimentação elétrica e arquiteturas de data centers de IA. Isto inclui, por exemplo, o sobreaquecimento e a deformação de todo o equipamento devido a considerações inadequadas de dissipação de calor; defeitos no projeto da rede de alimentação, que levam ao disparo de fusíveis nos pontos de ligação da embalagem sob cargas elevadas; a falta de uma perspetiva de gestão de sinais ao nível do sistema, que faz com que dezenas de milhões de dólares em wafers de teste não consigam acender após a montagem”, disse Ling Feng, fundador e presidente da C&D Semiconductor, numa conferência de lançamento recentemente.

Ling Feng indicou que, para resolver os problemas acima, os fornecedores de EDA precisam de estabelecer a filosofia de “integração e coordenação ao nível do sistema (STCO)”, concretizando o design cooperativo no cálculo, na rede, no fornecimento de energia, no arrefecimento e na arquitetura do sistema.

Os três grandes líderes globais em EDA já validaram a tendência do setor com aquisições de grande escala. Em 2025, a Synopsys (350 mil milhões de dólares) adquiriu a Ansys, a maior empresa global de simulação EDA, reforçando as capacidades de simulação de multiproficiência e fortalecendo a análise de ponta a ponta, do chip até ao sistema.

Os fabricantes nacionais de chips de IA também estão a planear ativamente e a investir a nível de ecossistema. Sun Guoliang, vice-presidente sénior e diretor de produtos da Moorex, apresentou recentemente, no fórum SEMICON, que a Moorex construiu uma matriz completa de produtos GPU sob uma arquitetura de investigação e desenvolvimento unificada, cobrindo cenários como treino de IA, inferência, renderização gráfica e inteligência científica; e que, em conjunto, o seu stack de software de desenvolvimento próprio é totalmente compatível com os principais ecossistemas, além de promover ativamente a construção de um ecossistema open source.

Na perspetiva de Wang Xiaolong, um bom ecossistema de software é crucial para aumentar a eficiência de utilização do hardware, acelerando a evolução dos chips de IA nacionais de “serem substitutos utilizáveis” para “serem autónomos e fáceis de usar”. Por exemplo, por detrás do fenómeno de massas dos grandes modelos nacionais como DeepSeek e Qianwen, está um grande aumento na eficiência de utilização dos chips de IA nacionais.

A ligação híbrida melhora a tecnologia central de computação

No nível do hardware, na era da grande capacidade de computação de IA, quando um único chip enfrenta três gargalos — consumo de energia, área e taxa de rendimento — as embalagens avançadas tornaram-se o novo “veículo” da Lei de Moore. Por exemplo, no caso da CoWoS da TSMC, cada geração integra mais GPUs, mais HBM (memória de alta largura de banda) e interligações mais fortes. Atualmente, incluindo gigantes de chips de IA como NVIDIA e AMD, já obtiveram aumentos de escalonamento na capacidade de computação dos chips de IA através de tecnologias de embalagem avançada.

No fórum SEMICON deste ano, Guo Xiaochao, diretor de mercado do negócio de foundry da Wuhan Xinchip Integrated Circuit Co., Ltd., falou sobre as últimas tendências da indústria. Ele afirmou que o mercado de embalagens avançadas, especialmente na área 2.5D/3D, está a expandir-se rapidamente. As soluções principais da indústria evoluíram de CoWoS-S para CoWoS-L, SoW e 3.5D XDSiP; a escala de integração continua a aumentar, e a ligação híbrida é a chave para realizar interligações de alta densidade, bem como a tecnologia central para elevar a capacidade de computação. Neste processo, não basta haver avanços no processo; é também necessário que a metodologia de design, os materiais e os equipamentos colaborem em conjunto.

No lado do equipamento nacional, a Northern Huichuang (002371) publicou recentemente um equipamento de ligação híbrida de wafer a wafer de 12 polegadas (D2W). Segundo se sabe, este equipamento concentra-se nos requisitos máximos de interligação de chips para aplicações em todo o âmbito de integração 3D, como SoC, HBM e Chiplet, superando desafios críticos de processo como a recolha sem danos de chips ultrafinos ao nível do micrómetro, o alinhamento de precisão ao nível do nanómetro e ligações estáveis e de alta qualidade sem vazios. Assim, alcançou um melhor equilíbrio entre a precisão de alinhamento ao nível do nanómetro e a capacidade de produção de ligações rápidas de chips, tornando-se o fabricante nacional que primeiro concluiu a validação do processo do cliente do equipamento D2W de ligação híbrida.

A Tongcheng Technology também lançou, no fórum SEMICON, uma série de 3D IC, abrangendo vários produtos novos como ligação por fusão e descolamento a laser. O foco principal está em aplicações relacionadas com integração heterogénea de Chiplet, empilhamento tridimensional e HBM.

Nos últimos anos, os equipamentos de ligação híbrida tornaram-se o segmento específico com maior taxa de crescimento na área de equipamentos de semicondutores. A Yole, uma empresa de consultoria de mercado, prevê que até 2030 o mercado global ultrapassará 1.7 mil milhões de dólares, e que a taxa de crescimento anual composta dos equipamentos de ligação híbrida D2W poderá chegar aos 21%.

No entanto, responsáveis relevantes de grandes fabricantes de equipamentos de semicondutores também assinalaram que, embora a velocidade de crescimento do mercado de equipamentos de ligação híbrida seja elevada, também enfrenta desafios como precisão de alinhamento, ambientes limpos, acomodação de deformações e aceitação de tolerâncias. Ao mesmo tempo, diferentes cenários de aplicação de ligações híbridas têm diferenças na escolha de materiais de interface. A combinação de materiais dielétricos como SiCN (material amorfo) com cobre tem os seus próprios prós e contras; a morfologia da superfície, o controlo de partículas e a deformação do wafer afetam diretamente o rendimento da ligação. A integração 3D depende do esforço conjunto da indústria.

O lançamento do white paper do sistema técnico de supernós

Outra via de avanço para ampliar a capacidade de computação de IA é a integração de sistemas de supernós: através de tecnologias de interligação de alta velocidade, as unidades de computação, que antes ficavam limitadas a supernós ao nível de nó único ou ao nível de rack (com centenas de chips de IA), são expandidas para supernós ao nível de cluster (com dezenas de milhões de chips de IA). A combinação de supernós com embalagens avançadas dá origem a um “supercomputador” composto por um grande número de chips de IA, HBM, redes de interligação de alta velocidade e sistemas de dissipação de calor por arrefecimento líquido.

Grandes empresas nacionais também têm inovação e implementação na área de supernós. Em 26 de março, a Inspur (603019), na conferência anual do fórum em Zhongguancun (000931), lançou o primeiro supernó scaleX40 do mundo em formato de caixa com cabos sem fios. De acordo com a apresentação, os supernós tradicionais dependem de interligações por fibra ótica e cabos de cobre, que, em geral, têm problemas como ciclos de implementação longos, elevada complexidade de manutenção e muitos pontos de falha. O scaleX40 adota uma arquitetura de interligação primária por cabos sem fios ortogonais, conseguindo a inserção direta entre nós de computação e nós de comutação, eliminando de raiz as perdas de desempenho e os riscos de manutenção causados pelos cabos.

O scaleX40 integra 40 GPUs em um único nó; a capacidade total de computação excede 28 PFlops; a memória total do HBM excede 5 TB; e a largura de banda total de acesso à memória excede 80 TB/s, formando unidades de computação de alta densidade para atender às necessidades de treino e inferência de grandes modelos com biliões de parâmetros.

Li Bin, vice-presidente sénior da Inspur, afirmou que o significado do scaleX40 não se limita ao aumento de desempenho; reside sobretudo em reestruturar a lógica de entrega de computação, promovendo a passagem da computação de “construção de engenharia” para “fornecimento orientado a produtos”, reduzindo de forma acentuada os limiares de utilização e os custos de implementação da computação de alto nível.

No setor, em 29 de março, o “White paper sobre a arquitetura técnica de supernós” (a seguir, “white paper”), concluído conjuntamente pelo Shanghai Artificial Intelligence Laboratory e por empresas de ponta a ponta da cadeia de indústria de IA como Qisimaor, Moorex e Jietiao Xencheng, foi oficialmente publicado. Este white paper tem como objetivo, para a adoção e implementação em larga escala de supernós, resolver problemas centrais como coordenação heterogénea difícil, baixa eficiência de escalonamento entre domínios e implantação de engenharia complexa, fornecendo orientação teórica a partir da perspetiva da prática industrial.

Qisimaor acredita que, no futuro, o valor dos supernós estará mais em saber se é possível organizar recursos de computação, armazenamento, interligação, escalonamento e recursos de runtime num único bloco de sistema coordenado, mantendo ao mesmo tempo, em escalas maiores, capacidades como alta largura de banda, baixa latência, alta utilização e expansão sustentável. Os supernós deixam de ser apenas “uma combinação de mais chips aceleradores” e passam a ser um novo bloco de arquitetura de sistema que determina se a coordenação efetiva se mantém em condições de grande escala.

(Responsável pela edição: 董萍萍)

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