Google lança o Guia de Treinamento para Desenvolvedores do TPU Ironwood de sétima geração, detalhando a otimização de desempenho a nível de sistema

MeNews · 2026-04-10T09:34:40+00:00

A Google lançou um guia de treino para desenvolvedores para a sétima geração de TPU Ironwood, com o objetivo de ajudar os desenvolvedores a treinar e implementar modelos de IA de forma eficiente. O guia apresenta várias estratégias de otimização essenciais, como treino FP8, biblioteca de núcleo JAX otimizada para TPU, descarregamento de comunicação de núcleos esparsos, ajuste de alocação de memória, entre outros, para melhorar o desempenho do sistema do TPU Ironwood.

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2026-04-10 09:34:40

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Notícias ME, 2 de abril (UTC+8): a Google publicou recentemente um guia de treino para programadores, dirigido ao Ironwood TPU de sétima geração. Este guia tem como objetivo ajudar os programadores a tirar o máximo partido do desempenho a nível de sistema do Ironwood TPU, para treinar e implementar de forma eficiente modelos de IA de ponta.

O Ironwood TPU é uma infraestrutura de IA personalizada, desenhada para satisfazer as necessidades de computação de modelos com biliões (triliões) de parâmetros, construída através de tecnologias como a interligação entre chips (ICI), o comutador de circuitos ópticos (OCS), a rede de data center (DCN) e a memória agregada de alta largura de banda (HBM), formando um sistema completo que suporta até 9.216 chips. O artigo apresenta detalhadamente várias estratégias-chave de otimização para este hardware, incluindo: aproveitar o suporte nativo da sua unidade de multiplicação de matrizes (MXU) para treino FP8 para aumentar o throughput; adotar a biblioteca de kernels JAX optimizada para TPU, Tokamax, através de “atenção por salpico” e “multiplicação de matrizes por grupos Megablox” para processar tensores irregulares em contextos longos e em modelos de especialistas mistos; usar a quarta geração de núcleos esparsos (SparseCore) para descarregar operações de comunicação coletiva e ocultar latências; fazer um ajuste fino da atribuição da SRAM rápida no chip TPU (VMEM) para reduzir paragens de memória; e, de acordo com a dimensão do modelo, a arquitetura e o comprimento da sequência, escolher a melhor estratégia de particionamento (como FSDP, TP, EP). (Fonte: InFoQ)

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