Intel робить ставку на "1.4nm Architecture Variant"… Розгляд як фронтальної, так і тильної подачі живлення

Інтегрований виробник пристроїв (IDM) Intel, як повідомляється, внутрішньо розглядає архітектуру, яка використовує як фронтальну, так і тильну подачу живлення, щоб наздогнати своїх конкурентів на надтонкому вузлі класу 1.4 нм. За даними галузі, Intel планував застосувати «PowerDirect», технологію лише з тильною подачею живлення (BSPDN), на 14A, базовому процесі класу 1.4 нм. Однак для наступного процесу 14A2, як кажуть, розглядається впровадження архітектури «Dual side», яка використовує як передню, так і задню сторони. Ця структурна зміна безпосередньо пов’язана з обмеженням літографії (стохастичні дефекти), яке виникає, коли крок найнижчого металевого з’єднання (M0), якого прагне Intel, звужується приблизно до 21 нм.
Intel офіційно оголосив план підвищити щільність чіпів у 1,3 рази порівняно з існуючим 18A, щоб наздогнати TSMC N2/A14 та Samsung SF2Z. Процес 14A націлений на крок M0 приблизно 28 нм, але завдяки вдосконаленням у стилі половини вузла, аналіз показує, що 14A2 зменшить крок M0 до 21 нм. У цьому випадку, навіть коли літографія виконується двічі (подвійне малювання), загальний приріст щільності є достатньо великим, щоб економіка інструментів High NA EUV, які коштують сотні мільярдів вон за одиницю, насправді покращилася.
Проблема в тому, що коли лінії схем стають надзвичайно тонкими на рівні 21 нм або менше, опір з'єднань зростає експоненційно. Інфраструктура нано-наскрізних кремнієвих переходів (nTSV), спочатку створена для тильної подачі живлення, сама по собі не може впоратися зі щільністю струму, яку вимагають транзистори, що призводить до «IR drop», при якому напруга різко падає. Відповідно, аналіз показує, що Intel прийняла гібридну структуру, яка зберігає мережу тильної подачі живлення як основний шлях, одночасно перерозподіляючи частину фронтального металевого з'єднання назад на допоміжне живлення та тактові сигнали, щоб забезпечити запас потужності, який став недостатнім через масштабування та обмеження літографії. Незважаючи на недолік більшої складності з'єднань, це розглядається як «продукт компромісу», зворотний варіант архітектури, вжитий для вичавлювання специфікацій процесу 21 нм.
У Intel обмаль часу. Згідно з дорожньою картою, 14A має пройти ризикове виробництво у 2028 році та вийти на масове виробництво у 2029 році. З цією метою Intel планує розповсюдити версію 0.9 комплекту для проектування процесу (PDK) 14A зовнішнім клієнтам цього жовтня, і тепер вона стоїть перед завданням закріпити тверді замовлення від великих безфабричних клієнтів протягом наступних 18 місяців. На відміну від цього, конкурент TSMC вже забезпечив стабільну вихідність придатного на своєму 2-нм (N2) процесі протягом 2025 та 2026 років, завершивши вихід на ринок відповідно до графіка запуску продуктів свого найбільшого клієнта, Apple. Більше того, до того часу, як Intel почне ризикове виробництво 14A у 2028 році, TSMC планує вже поставити на ринок готові продукти справжнього 1.4 нм (A14). Samsung Electronics також планує комерціалізувати «SF2Z», покращений 2-нм процес із застосуванням тильної подачі живлення, у 2027 році. Найбільшою зброєю Samsung є кваліфікація транзисторів Gate All Around (GAA), яку вона відточила з моменту першого впровадження цієї структури на вузлі 3 нм.
Один галузевий чиновник пояснив: "Поки Intel намагається забезпечити вихідність придатного, тому що вона вперше впровадила GAA та BSPDN разом на 20A/18A, Samsung просто нашаровує тильну подачу живлення (BSPDN) поверх вже перевіреної 2-нм структури GAA, тому її технічний ризик набагато нижчий."
$INTC