τ Масштабування: Huawei розробила новий рушій зростання для пост-мурової епохи

За останні 60 років індустрія напівпровідників рухалася за рахунок зменшення розмірів транзисторів (закон Мура), стаючи все меншими, щільнішими та дешевшими.

Але зараз цей шлях закінчується:

Переваги технології менше 7 нм різко падають

Вартість фотолітографічних машин неймовірно зросла

Дизайн однієї мікросхеми передової технології коштує понад 1 мільярд доларів

Вартість окремого транзистора не знижується, а зростає

Команда напівпровідників Huawei за 6 років і 381 масовий чіп підтвердила новий напрямок:

Не змагатися за розмір, а змагатися за час.

Запропоновано теорію масштабування τ (τ Scaling):

Розглядати «час» як основний показник оптимізації, стискати характеристичний час τ у всьому ланцюгу, від перемикання транзистора (пікосекунди) до задач дата-центру (секунди), охоплюючи 12 порядків величини.

Простими словами:

Раніше змагалися, хто менший, тепер — хто швидший, з меншими затримками та вищою ефективністю.

I. Що таке τ масштабування?

τ — це затримка кожного рівня / константа часу, поділена на чотири рівні:

Транзистор: швидкість перемикання

Цикл: затримка передачі сигналу

Чіп: затримка обчислень і доступу до пам’яті

Система: синхронізація кінця до кінця

Мета — разом зменшити τ на всіх рівнях, щоб технології, схеми, архітектура та системи оптимізувалися за одними й тими ж показниками, без роздільної роботи.

II. Впровадження на мобільних пристроях: LogicFolding (логічне згортання)

Без оновлення технології, вертикальне укладання чіпів, використання високоточного гібридного з’єднання для розподілу ключових шляхів на кілька шарів, що фактично «згортає» чіп у багатошаровий будинок.

Щільність транзисторів: з 155 до 238 мільйонів на квадратний міліметр, зростання на 55%

Енергоефективність: зросла на 41%, тактова частота майже на 13%

Частота SRAM: зросла більш ніж на 40%

Китайський чіп Kirin 2026 року матиме тактову частоту 3.1 ГГц, а до 2029 року — 4 ГГц

III. Впровадження у AI дата-центрах: стискання затримки на всьому ланцюгу

80% енергоспоживання та 70% витрат AI-кластерів припадає на передачу даних, головне — зменшити час комунікації.

1. Уніфікована шина (Unified Bus)

Відмовитися від багаторівневих протоколів, затримка віддаленого доступу зменшилася з десятків мікросекунд до приблизно 100 наносекунд, у 500 разів швидше.

2. Hi-ONE оптичне з’єднання

Один модуль — 8 Тб/с, замінюючи мідь на оптоволокно, відстань з 1 метра до 100 метрів, підходить для кластерів з тисячами карт.

3. 3D Folding

Розв’язання проблеми швидкого зростання площі та неспівпадіння інтерфейсів у 2.5D-пакуванні, перенесення пам’яті, живлення та оптичних портів у вертикальну площину, одночасно розширюючи обчислювальні можливості.

Прогноз: до 2035 року інтеграція AI-апаратного забезпечення зросте більш ніж у 100 разів

IV. Переробка логіки та пам’яті у єдину систему

Раніше CPU та пам’ять розвивалися окремо, але в епоху AI передача даних стала важливішою за обчислення, тому пам’ять і логіка мають бути тісно інтегровані у 3D, а вплив на ланцюг поставки — на пам’ять і пакування.

V. Інші виклики

Інструменти EDA мають адаптуватися до 3D-стекових дизайнів

Потрібна оптимізація технологічних відмінностей між кремнієвими пластинами та втрат при вертикальній комутації

Потрібно розробити нові стандарти енергоефективності та бенчмаркінгу

Висновок

Завершився етап зменшення розмірів за законом Мура, починається етап масштабування за часом.

Не обов’язково боротися за найсучасніші фотолітографічні машини, достатньо застосовувати 3D-стекування, системну архітектуру та оптимізацію зв’язків — і можна продовжувати підвищувати продуктивність та енергоефективність.

Це стане основним напрямком розвитку напівпровідників на найближчі 10 років.