Notícias da Mars Finance, em 23 de junho, o analista Damnang afirmou em um artigo publicado em 22 de junho que o padrão SPHBM4 recém-lançado pela JEDEC não torna o DRAM em si mais rápido, maior ou mais barato, mas sim muda a forma de conexão entre HBM e GPU. O HBM4 tradicional precisa se conectar à GPU através de uma camada intermediária de silício, enquanto o SPHBM4 tenta fazer o HBM contornar essa camada intermediária de silício, conectando-se diretamente ao substrato de embalagem orgânica. O núcleo técnico do SPHBM4 é a reutilização do empilhamento de DRAM do HBM4, redesenhando apenas a die base na parte inferior. O HBM4 tradicional possui 2048 pinos de sinal de dados, dependendo da camada intermediária de silício para lidar com o espaçamento de conexão extremamente denso; o SPHBM4 reduz o número de pinos para 512 e aumenta a velocidade de uma única linha em quatro vezes por meio de serialização 4:1, mantendo teoricamente uma largura de banda total próxima ao HBM4. Damnang acredita que o ponto-chave desse padrão não está em "HBM barato", mas em liberar a capacidade de embalagem avançada. Embora o HBM seja caro e escasso, na entrega de aceleradores de IA, a camada intermediária de silício e o CoWoS também representam gargalos importantes. Se o HBM deixar de ocupar a área da camada intermediária, a mesma capacidade de wafer de camada intermediária pode suportar mais entregas de embalagem. O artigo estima que, em aceleradores de IA de alta ponta, o HBM pode ocupar quase metade da área da camada intermediária de silício. Se essa área for removida, a quantidade de embalagens suportadas por um wafer pode teoricamente aumentar de 1,5 a 2 vezes. No entanto, o efeito real ainda depende da taxa de adoção, rendimento, configuração do produto e a área restante da camada intermediária do lado da GPU. Portanto, o SPHBM4 realmente libera capacidade de produção, não o custo por chip individual. Mesmo que essa tecnologia possa economizar de 22% a 40% nos custos de embalagem, ao ser considerada no custo total de um acelerador de IA completo, representa apenas uma porcentagem de um dígito. Em comparação com a economia de alguns centenas de dólares por chip, o mais importante é que, ao abrir gargalos de entrega, a produção de GPUs e ASICs pode aumentar. Os beneficiários também podem não ser imediatamente evidentes. No curto prazo, mesmo que uma fabricante de nuvem ou uma empresa de chips adote o SPHBM4 primeiro, a capacidade de CoWoS liberada pode ser redistribuída pela TSMC para clientes na fila, e a Nvidia ainda pode ser a mais capaz de absorver essa capacidade adicional. Para fabricantes de nuvem que desenvolvem seus próprios ASICs, o valor do SPHBM4 é mais de longo prazo: reduzir a dependência de uma grande área de camada intermediária de silício, aumentando a liberdade de design e entrega. O valor na cadeia de suprimentos também se moverá. Damnang afirma que o SPHBM4 transferirá a carga técnica do substrato e da camada intermediária de silício para o design de lógica de alta velocidade da die base. Após o aumento na velocidade de uma única linha, circuitos PHY, SerDes, recuperação de clock, equalização e correção de erros se tornarão ainda mais importantes. A competição em HBM pode mudar de "quem consegue empilhar mais alto" para "quem consegue fazer uma lógica de baixo nível melhor". No nível corporativo, a Samsung, por possuir capacidades integradas de armazenamento, processos avançados de lógica e embalagem, tem vantagem de integração vertical; a SK Hynix e a Micron dependem mais da TSMC para fabricar die base complexos em nós avançados; mesmo com a redução na área da camada intermediária, a TSMC ainda domina a fabricação de CoWoS e die base; a Intel, com EMIB, interconexões de alta velocidade e capacidades avançadas de embalagem, é uma variável potencial. No entanto, o SPHBM4 ainda está na fase de "padronização e espera pela adoção". O próximo passo é observar três pontos: qual fabricante de armazenamento lançará primeiro um produto SPHBM4, se grandes fornecedores de nuvem incluirão esse design em seus ASICs próprios, e se a JEDEC divulgará detalhes técnicos completos. Damnang é um analista que acompanha há muito tempo a cadeia de suprimentos de semicondutores e IA, cujo Substack publica análises sobre semicondutores, memória, embalagem avançada, fundição de wafers e chips de IA, destacando-se por decompor problemas complexos de engenharia em uma lógica industrial que investidores também podem entender.

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Analista: Mudanças na rota de encapsulamento da HBM, SPHBM4 pode empurrar o gargalo do chip de IA para o chip de base

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