火星财经のニュースによると、6月23日に、アナリストのDamnangは6月22日に公開した記事で、JEDECが新たに発表したSPHBM4規格は、DRAM自体をより速く、大きく、安価にするものではなく、HBMとGPUの接続方式を変えることだと述べている。従来のHBM4はシリコン中間層を介してGPUと接続していたが、SPHBM4はHBMがシリコン中間層を迂回し、有機パッケージ基板に直接接続することを目指している。SPHBM4の技術的核心は、HBM4のDRAMスタックを再利用し、最下層のベースダイだけを新たに設計し直すことにある。従来のHBM4は2048のデータ信号ピンを持ち、密集した接続間隔を処理するためにシリコン中間層に依存していたが、SPHBM4はピン数を512に減らし、4:1のシリアル化により単一ピンの速度を4倍に向上させ、理論上はHBM4に近い総帯域幅を維持できるとされる。Damnangは、この規格の鍵は「安価なHBM」ではなく、先進的なパッケージング能力の解放にあると考えている。HBMは確かに高価で不足しがちだが、AIアクセラレータの出荷においては、シリコン中間層やCoWoSも重要なボトルネックだ。もしHBMが中間層の面積を占めなくなれば、同じ中間層の晶片面積からより多くのパッケージ出荷を支援できる可能性がある。記事の推定では、高性能AIアクセラレータにおいて、HBMが占めるシリコン中間層の面積はほぼ半分に近づくとされ、その部分の面積が除外されれば、単一の晶片ウェーハでサポートできるパッケージ数は理論上1.5倍から2倍に増加する可能性がある。ただし、実際の効果は採用率、歩留まり、製品構成、GPU側の中間層面積の残存量に依存する。したがって、SPHBM4は真に解放するのは生産能力であり、単一チップのコストではない。たとえこの技術によってパッケージコストが22%から40%節約できたとしても、AIアクセラレータ全体のコストに占める割合は数パーセントに過ぎない。各チップの節約額が数百ドルであっても、出荷のボトルネックが解消されればGPUやASICの生産量は増加する可能性が高い。恩恵を受ける側も直感的にはわかりにくい。短期的には、たとえあるクラウド事業者やチップメーカーがSPHBM4を先行採用しても、供給されるCoWoSの生産能力はTSMCにより再配分され、最も吸収能力の高いのはNVIDIAであり続ける可能性が高い。クラウド事業者の自社開発ASICにとって、SPHBM4の価値は長期的に見ればより大きい：大面積のシリコン中間層への依存を減らし、設計と出荷の自由度を高めることだ。産業チェーンの価値もそれに伴い移動する。Damnangは、SPHBM4は技術的負担を基板やシリコン中間層から、ベースダイの高速ロジック設計へと移すと述べている。ピン速度の向上により、PHY、SerDes、クロックリカバリー、イコライゼーション、エラー訂正回路がより重要になるためだ。HBM競争の焦点は、「誰がより高く積めるか」から「誰が基底層のロジックをより良く設計できるか」に移る可能性がある。企業レベルでは、サムスンはストレージ、先進ロジックプロセス、パッケージングの能力を兼ね備え、垂直統合の優位性を持つ。一方、SKハイニックスとマイクロンは、より複雑なベースダイを実現するためにTSMCの先進ノードに依存している。TSMCは中間層面積の縮小に直面しても、CoWoSとベースダイの受託生産を引き続き掌握している。インテルは、EMIB、高速インターコネクト、先進パッケージング能力により、潜在的な変数となっている。とはいえ、SPHBM4は現時点では「規格発表、採用待ち」の段階にある。今後注視すべきは、どのストレージメーカーが最初にSPHBM4製品をリリースするか、大手クラウド事業者がこの設計を自社開発のASICに採用するか、そしてJEDECが完全な技術詳細を公開するかどうかだ。Damnangは半導体とAIインフラに長く関心を持つアナリストであり、そのSubstackでは半導体、メモリ、先進パッケージング、ウエハー受託生産、AIチップ産業チェーンの分析を主に行い、複雑な工学的問題を投資家にも理解できる産業ロジックに分解して解説している。

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アナリスト：HBM封止ルートの変更、SPHBM4がAIチップのボトルネックを下層チップに押し込む可能性

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