AIMPACT メッセージ、5 月 16 日（UTC+8）、Google は第八世代 TPU（TPU 8t）のラックレベル接続と Virgo ネットワークのアーキテクチャの詳細を公開しました。 このネットワークは高基数スイッチとフラットな二層ノンブロッキングトポロジーを採用し、データセンターネットワークの帯域幅を前世代の4倍に引き上げ、単一構造で13.4万以上の TPU 8t チップを接続可能とし、47 Pb/s のノンブロッキング双方向帯域幅と1.7K ExaFlops を超えるほぼ線形スケーリング性能を提供します。 TPU 8t 自体は3D環状トポロジーを採用し、単一のスーパーキャビティは9600個のチップに拡張可能で、JAX と Pathways を通じて100万以上のチップに拡張可能です。 主要技術には SparseCore 加速器、VPU/MXU のオーバーラップとバランススケーリング、ネイティブ FP4 サポート、Arm ベースの Axion CPU 統合によるホストボトルネックの排除が含まれます。 この設計は、AIモデルが密集した大規模言語モデルから大規模ハイブリッドエキスパートモデルや推論集約型アーキテクチャへと進化することを見据えています。（出典：InFoQ）
Googleは第8世代TPU 8tのラックレベルネットワークアーキテクチャの詳細を発表しました
このネットワークは高基数スイッチとフラットな二層ノンブロッキングトポロジーを採用し、データセンターネットワークの帯域幅を前世代の4倍に引き上げ、単一構造で13.4万以上の TPU 8t チップを接続可能とし、47 Pb/s のノンブロッキング双方向帯域幅と1.7K ExaFlops を超えるほぼ線形スケーリング性能を提供します。
TPU 8t 自体は3D環状トポロジーを採用し、単一のスーパーキャビティは9600個のチップに拡張可能で、JAX と Pathways を通じて100万以上のチップに拡張可能です。
主要技術には SparseCore 加速器、VPU/MXU のオーバーラップとバランススケーリング、ネイティブ FP4 サポート、Arm ベースの Axion CPU 統合によるホストボトルネックの排除が含まれます。
この設計は、AIモデルが密集した大規模言語モデルから大規模ハイブリッドエキスパートモデルや推論集約型アーキテクチャへと進化することを見据えています。（出典：InFoQ）