τ Tăng trưởng: Huawei thiết kế động lực tăng trưởng mới cho thời kỳ hậu Moore

Trong 60 năm qua, ngành công nghiệp bán dẫn luôn dựa vào việc thu nhỏ kích thước transistor (định luật Moore) để thúc đẩy tiến bộ, ngày càng nhỏ hơn, mật độ ngày càng cao, chi phí ngày càng thấp.

Nhưng bây giờ con đường này không thể tiếp tục:

Lợi ích của quy trình dưới 7nm giảm mạnh

Chi phí máy khắc quang cực cao

Chi phí thiết kế chip đơn cho quy trình tiên tiến vượt quá 1 tỷ USD

Chi phí của từng transistor không giảm mà còn tăng lên

Đội ngũ bán dẫn của Huawei đã dùng 6 năm, 381 mẫu chip thương mại để xác nhận hướng đi mới:

Không cạnh tranh về kích thước, chuyển sang cạnh tranh về thời gian.

Đề xuất lý thuyết thu phóng τ (τ Scaling):

Lấy “thời gian” làm chỉ số tối ưu cốt lõi, nén toàn bộ chuỗi đặc trưng τ, từ chuyển đổi transistor (pico giây) đến nhiệm vụ trung tâm dữ liệu (giây), bao phủ 12 cấp số nhân.

Nói đơn giản:

Trước đây cạnh tranh về kích thước nhỏ hơn, giờ cạnh tranh về tốc độ, độ trễ thấp hơn, hiệu quả cao hơn.

I. τ Scaling là gì?

τ chính là độ trễ của các lớp / hằng số thời gian, chia thành bốn lớp:

Transistor: tốc độ chuyển đổi

Mạch: độ trễ truyền tín hiệu

Chip: độ trễ tính toán, truy cập bộ nhớ

Hệ thống: thời gian đồng bộ truyền thông từ đầu đến cuối

Mục tiêu là cùng nhau nén τ toàn bộ hệ thống, quy trình, mạch, kiến trúc, hệ thống sử dụng chung một bộ chỉ số tối ưu, không còn làm riêng lẻ nữa.

II. Ứng dụng trên điện thoại: LogicFolding (gập logic)

Trong điều kiện không nâng cấp quy trình, xếp chồng chip theo chiều dọc, dùng hàn ghép siêu chính xác để phân chia đường dẫn chính thành nhiều lớp, tương tự như “xếp tầng” cho chip.

Mật độ transistor: từ 155 triệu lên 238 triệu / mm vuông, tăng 55%

Hiệu quả năng lượng: tăng 41%, xung nhịp chính tăng gần 13%

Tần số SRAM: tăng hơn 40%

Kirin 2026 đạt xung nhịp 3.1GHz, mục tiêu 2029 là 4GHz

III. Ứng dụng trung tâm dữ liệu AI: Nén độ trễ toàn chuỗi

Tập trung 80% năng lượng tiêu thụ, 70% chi phí của cụm AI vào vận chuyển dữ liệu, cốt lõi là nén thời gian truyền thông.

1. Bus liên kết chung (Unified Bus)

Loại bỏ nhiều giao thức, độ trễ truy cập từ xa giảm từ vài chục micro giây xuống khoảng 100 nanosecond, nhanh gấp 500 lần.

2. Hi-ONE liên kết quang

Tốc độ 8Tb/s cho mỗi module, thay dây đồng bằng cáp quang, khoảng cách từ 1 mét mở rộng đến 100 mét, phù hợp cho cụm hàng nghìn card.

3. Gập 3D (3D Folding)

Giải quyết vấn đề “diện tích tăng nhanh, giao diện không theo kịp” của đóng gói 2.5D, đưa bộ nhớ, nguồn cung, cổng quang vào mặt phẳng dọc, đồng bộ mở rộng khả năng tính toán.

Dự đoán: Đến năm 2035, tích hợp phần cứng AI sẽ tăng hơn 100 lần

IV. Tái hợp nhất logic và bộ nhớ

Những năm trước, CPU và bộ nhớ phát triển riêng biệt, giờ trong thời đại AI, vận chuyển dữ liệu quan trọng hơn tính toán, bộ nhớ và logic phải tích hợp chặt chẽ theo dạng 3D, quyền lực của chuỗi ngành chuyển sang bộ nhớ, đóng gói.

V. Những thách thức còn lại

Công cụ EDA cần thích ứng với thiết kế xếp chồng 3D

Cần tối ưu hóa sự khác biệt quy trình giữa các wafer, tổn thất liên kết dọc

Phải có tiêu chuẩn mới về hiệu quả năng lượng, Benchmark

Kết luận

Kết thúc thời đại kích thước theo định luật Moore, bắt đầu thời đại thu phóng theo thời gian.

Không cần cố chấp vào máy khắc quang tiên tiến nhất, dựa vào xếp chồng 3D, kiến trúc hệ thống, tối ưu liên kết, vẫn có thể liên tục nâng cao hiệu suất, hiệu quả năng lượng.

Đây sẽ là con đường cốt lõi của ngành bán dẫn trong 10 năm tới.