Хто краде/перехоплює CoWoS?

Якщо впродовж минулих десяти років головною мелодією в напівпровідниковій галузі була «закон Мура», то найгучнішим ключовим словом сьогодні безсумнівно є передове пакування (advanced packaging).

Коли параметри великомасштабних моделей летять від рівня десятків мільярдів до трильйонів, шлях простого нарощування обчислювальної потужності за рахунок мікро-скорочення техпроцесу дедалі більше впирається у фізичні межі. Одному AI-чипу потрібно одночасно вмістити масив обчислювальних елементів і високошвидкісну пам’ять із великою пропускною здатністю, тож традиційне 2D-пакування вже давно не справляється. Тому «золота комбінація» HBM + CoWoS майже стала обов’язковим вибором для всіх виробників висококласних AI-чипів.

Від GPU-архітектури Blackwell компанії NVIDIA до прискорювачів лінійки MI від AMD і далі — до тренувальних чипів, розроблених власноруч хмарними провайдерами, — хто зможе отримати достатні потужності CoWoS, той і зможе по-справжньому закріпитися в гонці за AI-обчислювальною потужністю.

Утискальна «битва за позиції» навколо пакувальної потужності TSMC CoWoS непомітно розгортається між найбільшими глобальними чипмейкерами.

Чому без CoWoS не обійтися?

CoWoS (Chip-on-Wafer-on-Substrate) — це технологія передового 2.5D-пакування, розроблена TSMC. Якщо коротко, вона вже не зварює напряму чип і пам’ять на підкладку: натомість через високощільні TSV (технічні наскрізні переходи в кремні) та мікро-бамп-седин (мікровипуклі контакти) розміщують обчислювальні чипи на кшталт GPU/ASIC поруч на проміжній прошарковій основі (Interposer). Далі за допомогою щільної внутрішньої мікродротової розводки в межах інтерпозера реалізують високошвидкісні з’єднання між чипами, а в кінці — інтегрують це все в пакування на підкладці.

Джерело зображення: Дорога до простоти без простакуватості

Навіщо було робити це «в зайвий спосіб»? Ширина ліній у традиційних PCB платах надто велика, тож обмежуються і швидкість, і відстань передавання сигналу. Одному GPU часто потрібно одночасно підключати кілька чипів HBM, а вимоги до пропускної здатності сягaють кількох терабайтів на секунду. Лише надтонкі лінії на кремнієвому інтерпозері здатні витримати такий масштаб передавання.

У 2011 році TSMC офіційно запустила CoWoS. Після багатьох ітерацій зараз сформувалися три типи рішень CoWoS: CoWoS-S (інтерпозер на повній кремнієвій пластині), CoWoS-R (інтерпозер на RDL-рівні) та CoWoS-L (локальний кремнієвий міст+органічна підкладка). Зараз основним рішенням є CoWoS-L — у ньому «локальний кремнієвий міст» замінює надвелику суцільну кремнієву інтерпозерну пластину. Це знижує деформацію (warpage) і вартість, водночас підтримуючи більшу площу пакування та більше стеків HBM.

Ключові переваги цієї архітектури дуже очевидні:

• Підвищення пропускної здатності: HBM і GPU напряму з’єднуються через кремнієвий інтерпозер; пропускна здатність може досягати десятків разів у порівнянні з традиційною DDR, повністю вирішуючи проблему «memory wall» у тренуванні AI;

• Нижче енергоспоживання: відстань передавання сигналів істотно скорочується, тож енергоспоживання на перенесення даних помітно зменшується;

• Вища інтеграція: кілька Chiplet-чипів + кілька HBM можуть працювати спільно в одному пакуванні, долаючи обмеження площі для одного чипа.

Можна сказати, що без CoWoS, можливо, не було б і тренувальних чипів для сьогоднішніх моделей, які налічують від тисяч до сотень тисяч мільярдів параметрів.

Хто «відбирає» CoWoS?

Згідно з дослідженням ланцюга постачання від Morgan Stanley, прогноз попиту на CoWoS-вафлі від глобальних ключових клієнтів становить у 2026 році близько 1 384 000 пластин, а в 2027 році — приблизно 2 682 000 пластин. За два роки це майже подвоєння. Учасники цієї гонитви за потужністю давно вже вийшли за межі лише виробників GPU й розповзлися по всьому ланцюгу AI-обчислювальної потужності.

Прогноз попиту на глобальні потужності CoWoS за ключовими клієнтами

NVIDIA: усе ще головний гравець, але частка розмивається

Неважко побачити, що NVIDIA (NVIDIA) все ще є беззаперечним головним гравцем.

У 2026 році запит NVIDIA на CoWoS-потужності становить 780k пластин, а в 2027 році стрибає до 1200k пластин, залишаючись на першому місці. Від Hopper до Blackwell і до найновішої архітектури Rubin — кожне покоління GPU глибоко прив’язане до технології TSMC CoWoS-L.

Водночас CoWoS-R здебільшого застосовується для виробництва Vera CPU компанії NVIDIA; очікуваний обсяг відвантажень — 5,75 млн штук. Сильні попередні замовлення вказують, що обсяг відвантажень Vera CPU майже подвоїться, а відповідний попит на CoWoS-R перевищить 100k пластин; CoWoS-S використовується для чипів комутації Quantum і Spectrum.

У цілому виходить, що одна лише NVIDIA забирає понад половину CoWoS-потужностей TSMC.

Але варто звернути увагу: частка NVIDIA в загальному попиті зменшиться з приблизно 56% у 2026 році до приблизно 45% у 2027 році — абсолютні значення ростуть, але частка розмивається. Це означає, що ринкова структура CoWoS рухається від «одного гегемона NVIDIA» до кількох сильних гравців.

AMD: найбільший темний кінь у 2027, нарощує приріст прямо наздоганяючи NVIDIA

Якщо NVIDIA — король «запасу», то AMD — найагресивніший переслідувач.

Потужності CoWoS у AMD у 2026 році — лише 130k пластин, а в 2027 році відбувається вибухове зростання до 530k пластин. Приріст у 400k пластин майже дорівнює AMD (442k) — як у NVIDIA. Основні драйвери: масове розгортання AI-серверних чипів лінійки AMD MI, а також широке застосування 3D V-Cache та Chiplet-архітектури. Через це попит AMD на CoWoS упродовж року зріс більш ніж утричі (зростання 307%).

За наявною інформацією, у 2027 році ключовими продуктами AMD будуть MI455, а наприкінці року — обмежене виробництво MI500 (Arcadia). Щодо CPU в сегменті AMD Venice, AMD переважно покладається на CoWoS-технології не TSMC, зокрема ASE/SPIL та Amkor. При цьому потужності зростають із 50k пластин до 270k пластин; очікуваний обсяг відповідних відвантажень CPU — 6,75 млн штук. Головним чином це зумовлено попитом на Agentic AI.

Цікаво, що попит на 10k пластин по Xilinx, яку AMD придбала, залишився без змін. Це, ймовірно, означає, що весь ріст походить від вибуху власної продуктової лінійки AMD: для лінійки FPGA попит на CoWoS виглядає вже насиченим або технологічний маршрут зміщується на інші типи пакування.

Broadcom: стабільне зростання мережевих чипів

У 2026 році потреба в потужностях Broadcom — 300k пластин, це другий за величиною попит після CoWoS; у 2027 році очікується зростання до 484k пластин (рік-до-року +61%), і Broadcom випередить AMD, посівши третє місце.

На відміну від двох попередніх, основні продукти Broadcom — не GPU, а висококласні мережеві чипи комутації. Різке зростання попиту AI-кластерів на комутатори 800G і 1.6T підштовхує Broadcom до повного переходу Tomahawk-серії на передове пакування CoWoS. Крім того, Broadcom допомагає в розробці та контрактному виробництві чипів Google TPU v7 (Ironwood) та v8i (SunFish), що також займає потужності CoWoS.

MediaTek: несподіваний прорив

MediaTek наростив із 40k пластин до 180k пластин, що відповідає зростанню 350%. Сплеск MediaTek у цій таблиці — один із найнеочікуваніших акцентів: цей традиційний гігант мобільних чипів активно заходить у ринок AI-прискорювачів. Хмарні та edge ASIC-чипи починають масово переходити на CoWoS; темпи зростання в усіх топ-клієнтів поставлені на перше місце за швидкістю.

Один із постачальників повідомив, що ASIC-бізнес MediaTek насамперед пов’язаний із Google TPU v8t (ZebraFish), і це, за оцінкою, відповідає обсягу відвантажень 3,6 млн штук.

AWS: хмарні провайдери поступово нарощують власні чипи

Сумарний попит на дві лінійки власнорозроблених чипів AWS (Annapurna та Alchip) зростає з 88k до 126k пластин. Це відображає безперервні ітерації тренувального Trainium та інференсного Inferentia чипів. Також це демонструє рішучість хмарних провайдерів зменшити залежність від одного постачальника GPU — хоча темпи приросту порівняно з лідерами м’якші.

Marvell та GUC: у тіні наростає кастомізований ASIC

Marvell зростає з 17k пластин до 64k, а GUC — із 14k до 60k. Зростання відповідно 276% і 329%. Цей подвійний сплеск відображає тенденцію: ринок кастомізованих AI ASIC вибухово розвивається. DPU Marvell та AI-мережеві чипи, а також ASIC-сервісні бізнеси компанії Creative Electronics (GUC) — усе це активно споживає потужності CoWoS.

Усе більше інтернет-компаній обирають власну розробку AI-чипів, але їм потрібно зв’язуватися з пакувально-виробничими потужностями TSMC через дизайн-сервісні фабрики.

Cisco: зростання в традиційному сегменті застоюється

Розмір і темпи зростання Cisco відносно невеликі: попит лише з 5k пластин до 6k. Це відображає обмежений вплив традиційного мережевого обладнання та mid/low-end FPGA на попит на висококласний CoWoS. Ця частина ринку поступово витісняється AI-зв’язаними попитами.

Загалом можна побачити, що структура попиту на CoWoS зазнає глибоких змін:

• AI-лагер GPU — базовий ринок: NVIDIA + AMD + Broadcom займають переважну більшість потужностей;

• ASIC і мережеві чипи — новий приріст: MediaTek, Marvell, GUC виграють від попиту на AI-комутатори та чипи високошвидкісних взаємоз’єднань; пакувальний попит подвоюється, а темпи зростання значно перевищують середні по галузі;

• Хмарні власнорозроблені чипи — довгострокова змінна: хоча наразі обсяги не дуже великі, хмарні власні чипи для великомасштабних моделей продовжують розширюватися; і водночас це також означає рух до децентралізації ланцюга постачання обчислювальної потужності;

• Традиційні FPGA/мережеве обладнання: Xilinx, Cisco — попит стоїть на місці, традиційний бізнес слабо підштовхує до висококласного CoWoS.

Якщо дивитися з точки зору загального обсягу ринку, попит на CoWoS-потужності з боку глобальних топ-клієнтів з 2026 року (сумарно близько 1,384 млн пластин) збільшується до 2027 року (сумарно близько 2,682 млн пластин), тобто загальне зростання — приблизно 94%. За два роки попит на CoWoS-вафлі у світі майже подвоївся, підтверджуючи прогноз Morgan Stanley про високі темпи зростання на сегменті advanced packaging.

Коли всі гравці втискаються в одну й ту саму «стежку», проблема нестачі потужностей неминуче виходить на поверхню.

Брак потужностей: TSMC біжить достатньо швидко, але все ще не достатньо

Оскільки TSMC давно усвідомила стратегічну цінність CoWoS, вона вже активно нарощує виробництво.

За статистичними даними, у 2022 році місячна потужність CoWoS становила лише близько 10k пластин. У 2025 році вона наблизилася до 70k. З урахуванням активного нарощування потужностей TSMC та її партнерів, місячна потужність CoWoS TSMC до 2026 року, як очікується, досягне рекордних 120k–140k пластин. У 2027 році вона зросте до 170k пластин/місяць (частина планів показує, що до кінця 2027 року потужність може сягнути 200k пластин/місяць). Нарощування зосереджене переважно в Тайнані та Цзяї. Масштаб розширення суттєво перевищить попередній рівень.

Паралельно з нарощуванням CoWoS, TSMC також активно просуває лідируючу в галузі технологію панельного пакування CoPoS (Chip on Panel on Substrate). Пілотні виробничі лінії, за оцінкою, завершать налагодження в червні 2026 року, а перші масові поставки можуть стартувати щонайраніше в 2028–2029 роках, щоб задовольнити потреби в пакуванні великих за розміром чипів.

Окрім TSMC, інші табори також нарощують потужності: до кінця 2027 року потужність CoWoS у «не-TSMC» таборі (ASE/SPIL, Amkor тощо) має розширитися до 80k пластин/місяць (80kwpm). При цьому ASE/SPIL збільшить із 30kwpm наприкінці 2026 року до 50kwpm, а Amkor — з 20kwpm до 30kwpm, обидва з акцентом на CoWoS-L і CoWoS-R.

Бачимо, що структура постачання в галузі починає зміщуватися від ситуації, коли TSMC домінує в одиночку, до паралельного нарощування виробничих потужностей через wafer-fab і OSAT/封装-тест фабрики. UBS оцінює, що місячна потужність CoWoS у галузі прогнозовано зросте з 160k пластин наприкінці 2026 року до 250k пластин наприкінці 2027 року. Приріст за рік — близько 56%. За цим циклом розширення стоїть паралельне збільшення попиту на пакування з боку Rubin, AMD Venice, Google TPU та Amazon Trainium.

Водночас протягом наступних 5 років CoWoS від TSMC розвиватиметься в темпі «щороку збільшувати масштаби», щоб інтегрувати більше логіки та HBM. У 2026 році TSMC вже виробила CoWoS із 5,5-кратним розміром маски (photomask) порівняно з найбільшим у світі на той момент; вихід придатної продукції (yield) перевищив 98%. Після цього CoWoS розміру 14-кратних масок, який інтегрує 20 стеків HBM, піде в серійне виробництво в 2028 році, а версія, що інтегрує 24 HBM і має розмір понад 14-кратних масок, буде готова вже в 2029 році.

Зі вказівок ланцюга постачання випливає: справа не лише в сильному попиті на CoWoS. Також швидко просуваються SoIC та CoPoS від TSMC, тож видимість замовлень для ланцюга постачання обладнання одразу сягнула аж до 2030 року. Наприклад, потужність SoIC TSMC теж постійно нарощується: раніше очікувалося, що до 2027 року місячні потужності піднімуться з 10k пластин до 20k, а тепер стало відомо, що їх підвищили до 50k пластин. NVIDIA викупила значну частину потужностей.

Однак нова потужність дуже швидко зіткнеться з більшим пулом замовлень.

За розрахунками UBS, загальний сукупний попит на потужності CoWoS з 2026 року (130,7万片) зросте до 2027 року (2 475 000 пластин) (у наведеному вище прогнозі Morgan Stanley — 2,682 млн пластин). Приріст за рік — близько 89%, що суттєво швидше, ніж зростання місячних потужностей у цей самий період.

Джерело зображення: UBS

За даними ланцюга постачання, поточний розрив між попитом і пропозицією CoWoS становить близько 20%. Очікується, що лише до кінця 2026 року він звузиться приблизно до 10%. Інші інституції також оцінюють, що в 2027 році дефіцит потужностей може збільшитися до близько 700k пластин, що перевищить 30%.

Деякі постачальники зі сторони ланцюга постачання зазначають: навіть якщо місячні потужності CoWoS піднімуть до 200k+ пластин, це все одно не зможе задовольнити потреби всіх клієнтів. Додатково існують ризики розширення, монополізації та «локального виробництва в США». Тому багато клієнтів уже перенесли частину замовлень із ситуації «майже виключно TSMC» на адреси на кшталт JOSAT/日月光 (Amkor?), ASE (так?), Silicor Taiwan (矽品科技) та Amkor тощо, щоб вибудувати другу лінію постачання для advanced packaging.

З іншого боку, є й інші причини, чому швидкість нарощування не встигає за попитом: з одного боку — високі пороги технологічного рівня. CoWoS включає цілий ряд прецизійних процесів: великі кремнієві інтерпозери, TSV наскрізні переходи та мікро-бамп-кріплення тощо. Для нарощування виходу придатної продукції (yield ramp) потрібен час. З іншого боку — ланцюг постачання обладнання довгий: доставка пакувальних/бондинг-машин і вимірювальних/контрольних пристроїв для advanced packaging може займати щонайменше рік і більше; не можна просто «мати гроші — і одразу наростити потужності». До того ж CoWoS і HBM у більшості випадків жорстко прив’язані один до одного. Якщо потужності SK hynix і Samsung щодо HBM не встигають, навіть збільшивши CoWoS-потужності, все одно не вдасться відвантажити готову продукцію.

Так виникає незручна ситуація: потужності TSMC CoWoS у 2024–2026 роках трималися на повному завантаженні. Видимість замовлень уже навіть розписана до 2027 року.

У таких умовах, щоб «забронювати» потужності, великим виробникам чипів доводиться вести переговори з TSMC щонайменше за рік наперед. Більше того, з’являються неписані правила галузі про «пріоритет на захоплення потужностей».

Ще один момент, який потрібно врахувати: одночасно з ростом попиту на CoWoS, передній advanced process також стає жорсткішим.

UBS зазначає: частка продуктів AI у хмарі в попиті TSMC на N3 у 2027 році зросте з 35% у 2026 році до 72% у 2027 році. Середньорічна завантаженість потужностей за два роки оцінюється приблизно як 108% і 109%. Rubin, Vera CPU, Google TPU та Trainium повинні спочатку отримати N3-вафлі, і лише після цього вони можуть перейти до етапу CoWoS.

У цьому процесі також швидко змінюється структура клієнтів. Частка NVIDIA у потужностях TSMC N3 очікувано зросте з 10% у 2026 році до 30% у 2027 році, а Broadcom — з 10% до 16%. Водночас частка Apple знижується з 38% до 14%. Хоча попит з боку споживчої електроніки ще існує, хмарний AI явно підвищує двостороннє навантаження і на advanced process, і на пакування «на виході».

Тому те, чи зможе CoWoS-виробництво забезпечити поставки, залежить від того, чи зможуть усі ці ланки піднятися по потужності в одному темпі.

Ціль галузевої місячної потужності 250k пластин до кінця 2027 року потребує одночасного виконання: постачання advanced process wafer, підтвердження повного виходу (yield) по всьому ланцюгу OSAT, синхронізації поставок обладнання для бондингу та вимірювань, а також підтвердження масштабу виробництва Rubin, Venice і TPU за планом. Коли попит приходить від більшої кількості клієнтів, CoWoS виходить з залежності від одного GPU-циклу, але натомість збільшується складність продуктових наборів і календарного планування (райсинг/списків черг).

Нещодавно в індустрії звучали повідомлення, що TSMC досі не визначила розподіл замовлень між постачальниками обладнання. Постачальники в очікуванні, ніби «як на голках», побоюючись створення атмосфери зниження цін і «боротьби за замовлення». Додатково, часовий лаг від розміщення замовлення на обладнання до виробництва й відвантаження становить щонайменше 7–9 місяців; у галузі побоюються, що через це обладнання може не бути поставлене вчасно.

Крім того, ще складніше, ніж дефіцит потужностей, — це технічні та цінові «потолки» (bottlenecks).

За інформацією, кремнієвий інтерпозер, на якому базується CoWoS, стикається з трьома основними проблемами: висока вартість, обмеження по розміру та схильність до warpage. Вартість однієї 12-дюймової кремнієвої інтерпозерної пластини перевищує 100 доларів США, тобто це більше половини всієї вартості пакування. Особливо коли AI-чипи стають дедалі більшими: площа пакування NVIDIA B200 вже сягає 3–4 разів від максимальної межі, яку може нести одна кремнієва інтерпозерна пластина. Тож проблема «вузького місця» за розміром інтерпозера стає дедалі неминучішою. Наступне покоління Rubin GPU ще більше за розміром, і наразі можна «прикрити» ситуацію лише через підхід «локальний кремнієвий міст + органічна підкладка».

«Атака молотом»: Intel і Samsung

Стиснення CoWoS-потужностей дає шанс конкурентам.

CoWoS — не єдина відповідь для 2.5D-пакування; конкуренти пришвидшують роботу зі своїми альтернативними рішеннями. Особливо Intel і Samsung, які роками воюють у сфері advanced process, тепер «точать інструменти», з огляду на гігантський ринковий пиріг і дефіцит потужностей у сегменті advanced packaging.

EMIB Intel та Foveros

Intel має власну «матрицю» 2.5D/3D технологій пакування.

Серед них технологія EMIB (Embedded Multi-die Interconnect Bridge) активно займає ринкову позицію. На відміну від CoWoS, EMIB замінює повнорозмірний інтерпозер на локальні вбудовані кремнієві мости. Це забезпечує локальні високошвидкісні взаємоз’єднання між чиплетами, підвищує вихід і суттєво знижує витрати.

Джерело зображення: Ге (підсумковий розбір/рекап) «до людини»

Порівняно з CoWoS, споживання кремнію в EMIB становить лише 1/3–1/5 від нього. Вартість одного виробу — на 30%–50% нижча; EMIB-M вже підтримав 6-кратний розмір маски, а очікувані показники для 2026–2027 років — 8–12-кратні. Ризик невідповідності коефіцієнтів теплового розширення (thermal expansion mismatch) нижчий, warpage менше, а вихід (yield) уже перевищив 90%.

Процес EMIB також постійно еволюціонує та ітерується:

• EMIB (покоління 1): базові кремнієві мости — для узагальненої гібридної інтеграції CPU+GPU/HBM;

• EMIB-M (Matrix): матричні масиви мостів. Зараз — 6-кратний розмір маски; ціль на 2026–2027 роки — 8–12-кратні. Це орієнтовано на надвеликі AI-чипи з дуже великою кількістю чиплетів.

• EMIB-T (Through-Silicon Via): вбудовує TSV у кремнієві мости для вертикального живлення. Живлення та сигнали від поверхні нижньої частини пакування напряму йдуть до чипа. Це пригнічує DC/AC шумові перешкоди (crosstalk), і відповідає суворим вимогам AI-прискорювачів та дата-центрних чипів щодо пропускної здатності та енергоспоживання. Вихід у пізній частині процесу (end-stage yield) уже досягнув понад 90%;

• EMIB + скляна підкладка: реліз на початку 2026 року — гігантське пакування 78×77 мм (2× стандартний розмір маски), «10-2-10» стекінг (800μm товщина скляного чипа + по 10 шарів RDL над і під ним = 20 шарів схем), позиціонування для HPC та AI-серверів.

Джерело зображення: Ге (підсумковий розбір/рекап) «до людини»

Щодо ринкового прогресу: у 2026 році пакування Intel EMIB-T уже отримало замовлення на Google наступного покоління TPU. NVIDIA наступне покоління GPU Feynman також планує запровадити EMIB. Meta планує застосувати це в CPU 2028 року. SK hynix співпрацює з Intel для тестування EMIB, щоб зменшити залежність від CoWoS.

Нещодавно Intel оголосила про призначення Лі Сиксі (李锡熙) виконавчим віцепрезидентом Intel Foundry, відповідальним за advanced packaging, системну інтеграцію, розробку технологій бекенду та бекенд-виробництво, з підзвітністю безпосередньо CEO Чен Ліву (陈立武).

Сутність цього призначення в тому, що Intel підвищує advanced packaging до рівня важливого точки зростання для бізнесу Foundry. AI-прискорювачам зазвичай потрібно інтегрувати логічні чипи, HBM, I/O-чипи та інші Chiplet в одному пакувальному корпусі, а можливості пакувальної платформи напряму впливають на те, чи захочуть клієнти переходити на Intel Foundry. Intel посилює автономно бекенд-пакування — це допоможе їй, окрім 18A, 14A та наступних техпроцесів, забезпечити більш повний системний підхід до виробництва.

Для глобальної картини: Intel прагне не лише наздогнати TSMC на передньому (front-end) техпроцесі. Вона також намагається через EMIB, Foveros, EMIB-T та гібридне склеювання (hybrid bonding) у бекенді залучати клієнтів із AI ASIC, HPC та хмарних сервісів. Advanced packaging може стати «точкою входу», через яку Intel зможе повернутися в ланцюг постачання висококласних клієнтів.

За словами інсайдерів, EMIB переходить із ролі заміни CoWoS на статус «другої опори» в епоху великих AI-чипів: дволінійна еволюція «кремнієвий міст + скляна підкладка» стримує можливість преміювання (premium) на CoWoS.

Foveros — це справжня технологія Intel для 3D-стекінгу, що дозволяє логічні чипи стосувати один на один. З просуванням стратегії Intel IDM 2.0 пакувальний бізнес компанії також почав приймати замовлення «зовні» (outbound), напряму конкуруючи з TSMC CoWoS і SoIC.

Samsung I-Cube

Конкурентна перевага Samsung у тому, що вона здатна запропонувати повноцінне «під ключ» рішення: від виготовлення HBM, через контрактне виробництво логічного техпроцесу, до advanced packaging.

Сімейство SAINT (Samsung Advanced Interconnect Technology) від Samsung включає I-Cube (2.5D) та X-Cube (3D) технології. Спираючись на власні переваги в потужностях виробництва HBM-складів, Samsung намагається вибороти пакувальні замовлення для AI-чипів, формуючи «інтегровану конкурентну силу» за рахунок «пам’ять + пакування».

Джерело зображення: Холодний камінь (метафора)

I-Cube використовує кремнієвий інтерпозер для інтеграції логічних чипів і HBM; на сьогодні він уже здатний підтримувати до 8 стеків HBM у інтеграції. Щодо наступного покоління HBM4 Samsung активно просуває змішане склеювання (hybrid bonding) — для заміни традиційного стекінгу на мікро-випуклих контактах. Мета — підвищити тепловідведення і зменшити висоту пакування. Samsung планує до 2026 року суттєво підняти місячну потужність HBM до 250k пластин, щоб повернути собі лідерство на ринку високопродуктивних AI-прискорювачів.

Втім, деякі учасники галузі вважають: «Клієнти, які обирають Samsung платформу 2.5D-пакування, або відвантажують дуже малі обсяги, або це лише короткострокові проєкти на кілька місяців. У час, коли advanced packaging визначає характеристики чипа, Samsung терміново потрібно посилювати конкурентоспроможність саме в цій сфері».

У відповідь Samsung змінює техмаршрут для 2.5D-пакування: із традиційного wafer-level packaging (WLP) у бік panel-level packaging (PLP). PLP використовує квадратні великі панелі, тож коефіцієнт використання площі вищий, а виробнича ефективність краща, ніж у круглих wafer-пластин. Оскільки розміри AI-чипів безперервно зростають, придатність PLP лише підвищуватиметься. Samsung просуває перехід Cube-технології з WLP на PLP і розробляє «system-level panel (SoP)» для надвеликих чипів; наразі розроблений розмір — 415 мм × 510 мм.

Багатоманітні маршрути галузевих гравців

Крім того, ASE (日月光), Amkor (安靠) та інші гіганти封装/тесту теж розвивають схожі 2.5D-рішення. Хоча за максимальною продуктивністю вони ще відстають від CoWoS, вони мають переваги в собівартості та гнучкості потужностей, тому починають «відкушувати» частку на mid-high端 ринку.

Наприклад, VIPack™ платформа, яку пропонує日月光, спрямована на підтримку широкого спектра гетерогенної інтеграції — від fan-out chip packaging (FOCoS) до co-packaged optics (CPO). Щоб впоратися з дефіцитом потужностей через сплеск AI, 日月光 планує у 2025 році інвестувати понад 6,0 млрд доларів США капітальних витрат (CAPEX). Основний фокус — розширення потужності CoWoS у Гаосюні та на виробничих майданчиках Zhongke. 日月光 також показала передову технологію силікон-фотоніки: шляхом інтеграції оптичного «двигуна» безпосередньо на пакувальну підкладку значно підвищується ефективність передавання даних усередині AI дата-центрів.

Amkor, як глобально другий за величиною OSAT, робить ставку на тісне прив’язування до контрактних виробників advanced process. Amkor підписала меморандум про взаєморозуміння з TSMC: її новий завод в штаті Аризона забезпечуватиме пакування та тест-підтримку для TSMC, скорочуючи час обороту (turnaround time) на доставку wafer через Тихий океан. R&D у Amkor для high performance computing включає технологію RDL інтерпозера і бриджинг-технології (наприклад, Connect-S). Наразі багато клієнтів із обчислення та мережі вже проходять етап сертифікації. Очікується, що у 2026 році буде досягнуте масове виробництво. Крім того, Amkor має помітні переваги в секторі високощільного fan-out (HDFO): вона здатна забезпечувати тонкі й ефективні рішення взаємоз’єднань для наступного покоління смартфонів і систем ADAS у автомобілях.

Ці маршрути не є повністю конкурентними чи взаємовиключними — вони радше націлені на обслуговування різних сценаріїв. Висококласні AI GPU більше потребують широку пропускну здатність, вихід (yield) і зрілість; кастомізовані AI ASIC можуть більше зважати на вартість, гнучкість поставок і стратегію з кількома постачальниками; споживча електроніка та edge AI-пристрої — більше на розмір, вартість і можливості масового виробництва.

Можна припустити, що в майбутньому ринок advanced packaging не буде монополізований лише TSMC. Натомість він відображатиме ландшафт із кількома технологічними маршрутами та кількома постачальниками.

Як Китай може «зламати» проблему в advanced packaging

Коли advanced packaging зосереджений у руках лише кількох фабрик, вітчизняна (китайська) напівпровідникова індустрія природно не може залишатися осторонь. Дефіцит потужностей CoWoS і технологічні бар’єри якраз відображають гостру потребу в тому, щоб Китай прискорив прорив у сегменті advanced packaging.

Позитивна новина в тому, що в країні вже активно наздоганяють, і в advanced packaging не стартують «з нуля».

Гіганти封测/пакування та тестування, як JCET (长电科技), Tongfu Microelectronics (通富微电), Hua Tian Technology (华天科技) та інші, вже розгорнули маршрути 2.5D/3D-пакування, Chiplet тощо. Частина продуктів уже перейшла в етап масового виробництва. Наприклад, у червні 2026 року JCET оголосила інвестиції на 7,8 млрд юанів у побудову на Шанхайському Лінгані (上海临港) заводу з висококласного advanced packaging. Фокус — на чотирьох напрямах: 2.5D/3D-стекінг, HBM3e, Chiplet і CPO.

Крім того, локальні компанії на кшталт 盛合晶微, 甬矽电子, 晶方科技 тощо також нарощують цінність місцевого ланцюга постачання за допомогою власних сильних сторін в advanced packaging. Третій Фонд Великого Інвестування (大基金三期) включив advanced packaging у пріоритетні напрями підтримки.

Порівняно з TSMC CoWoS, китайські виробники в найвищокласному пакуванні для AI GPU, можливо, все ще мають відставання в синергії з HBM, контролі yield та екосистемі клієнтів. Але у випадках власних AI-чипів і спеціальних застосувань вони мають сильнішу близькість до локальних клієнтів.

Найважливіше: поширення Chiplet-архітектури дає вітчизняній індустрії вікно для «обгіну по іншій смузі». Коли чип більше не прагне бути одним абсолютним гігантом, а досягає високої продуктивності шляхом складання з кількох малих чипів, частка цінності пакування продовжуватиме зростати — а це якраз глибоко накопичена зона вітчизняної封测-індустрії.

Наприкінці

Війна за CoWoS ще далека від завершення.

TSMC розширює потужності, Intel і Samsung наздоганяють, 日月光 переслідує розвиток, а в країні активно шукають власний прорив. Хто зможе посміхнутися останнім у цій гонці advanced packaging, глибоко вплине на структуру AI-чипів у наступне десятиріччя. А для вітчизняної індустрії це водночас і виклик, і історична можливість, яку не можна проґавити.

Джерело цієї статті: Semiconductor Industry Observer

Попередження про ризики та застереження про звільнення від відповідальності

        На ринку є ризики, інвестуйте обережно. Ця стаття не є персональною інвестиційною порадою і не враховує особливі інвестиційні цілі, фінансовий стан чи потреби окремих користувачів. Користувачі повинні оцінити, чи узгоджуються будь-які думки, погляди або висновки, викладені в цій статті, з їхньою конкретною ситуацією. Виходячи з цього інвестування, відповідальність покладається на користувача.