22 вересня 2026 року Філадельфійський напівпровідниковий індекс розширив своє зростання до 4%, закрившись на позначці 12 398,17 пункту. Згідно з ринковими даними Gate, акції Nvidia зросли на 2,3% до $227,38. Broadcom піднявся на 1,6%, Advanced Micro Devices (AMD) — на 9,95%, ASML — на 0,38%, а Intel — на 12,14%. Ринкова капіталізація AMD вперше перевищила позначку $1 трлн, а Arm стрибнув на 17,16%.
За сплеском ринкових настроїв дедалі чіткіше вимальовується глибша логіка галузі. Досвідчений дизайнер чипів і аналітик з апаратного забезпечення містер Bubble нещодавно в інтерв’ю на Frictionless Podcast сказав, що ключове вузьке місце для інфраструктури обчислень для ШІ зміщується з простого нарощування обчислювальної потужності чипів. Тепер воно рухається в бік розширеного пакування, затримок системних з’єднань (system interconnect latency) і керування ієрархією пам’яті. Він зазначив, що витрати на передові технологічні процеси швидко зростають, тоді як прирости в щільності транзисторів залишаються обмеженими, через що традиційний закон Мура стикається з економічними труднощами. Замість подальшого зменшення техпроцесів галузь дедалі частіше поєднує кілька чипів через передове пакування, щоб сформувати єдину обчислювальну систему.
У цій статті буде розібрано, як розподіл вартості в ланцюгу постачання чипів для ШІ перебудовується в чотирьох вимірах: економіці процесів, потужності пакування, архітектурі з’єднань і ієрархії пам’яті.
Економічні труднощі масштабування процесів і зростання передового пакування
Протягом років ринок вимірював прогрес чипів тим, як щільність транзисторів приблизно подвоюється кожні два роки. Але цей підхід стикається із серйозним викликом. Містер Bubble вказав, що капітальні витрати, потрібні для переходу на передові техпроцеси, розрослися до рівня кількох десятків мільярдів доларів, тоді як поліпшення щільності транзисторів можуть становити лише 15%–20% — "Ви навіть не можете подвоїти кількість транзисторів."
Відповідь галузі на цей виклик зміщується з "зменшення транзисторів" до "розширення площі кристала (die area)". Передове пакування з’єднує кілька чипів в одну обчислювальну систему, завдяки чому вони працюють логічно як один чип. Ця тенденція змінює розподіл вартості в ланцюгу постачання напівпровідників.
China Center for Information Industry Development (CCID) прогнозує, що завдяки подальшому зростанню обсягів замовлень на прискорювачі ШІ та еволюції стеків HBM до 12 шарів і далі, глобальний ринок передового пакування досягне $58,1 млрд у 2026 році. До 2030 року очікується, що обсяг ринку наблизиться до $80 млрд. Розрахунки Morgan Stanley вказують у тому самому напрямі: у 2026 році глобальний ринок передового пакування оцінюють приблизно в $56,0 млрд–$58,0 млрд, і це вперше, коли частка всієї OSAT/ланцюга пакування та тестування перевищує 50%. У межах цього маржі пакування, орієнтованого на ШІ, сягають 48%–55%, що робить цей сегмент найприбутковішим у ланцюгу створення вартості напівпровідників.
У своєму дзвінку про результати за 4 квартал 2025 року ASE повідомила, що через попит на напівпровідники, зумовлений упровадженням ШІ, та загальне відновлення ринку, дохід від передового пакування та тестування в 2026 році, як очікується, подвоїться з $1,6 млрд до $3,2 млрд, при цьому приблизно 75% припадатиме на пакування і 25% — на тестування. Тим часом TSMC заявила, що внесок доходу від передового пакування у 2025 році дещо перевищив 10%. Вона очікує зростання, що випереджатиме середні показники компанії, і що у 2026 році передове пакування становитиме "десятки відсотків" у структурі доходу. Додатково приблизно 10%–20% капітальних витрат 2026 року буде спрямовано на передове пакування, тестування, виготовлення фотомасок та інші проєкти.
Розширення потужностей CoWoS та збереження розривів попиту і пропозиції
Темп нарощування потужностей CoWoS у TSMC є ключовим вікном для спостереження за вузькими місцями передового пакування. За даними TrendForce, щомісячний обсяг виробництва CoWoS у TSMC, як очікується, продовжить нарощуватися з приблизно 70 000 пластин у 2025 році до 120 000–140 000 пластин до кінця 2026 року. Щомісячне виробництво у 2027 році може зрости додатково до близько 200 000 пластин. Прогноз JPMorgan відрізняється трохи: компанія очікує, що щомісячна потужність CoWoS досягне 115 000 пластин, 190 000 пластин і 225 000 пластин відповідно наприкінці 2026, 2027 і 2028 років.
Навіть за швидкого розширення потужностей розриви попиту і пропозиції залишаються. За інформацією з ланцюга постачання, Nvidia вже забронювала 800 000–850 000 пластин потужності CoWoS у TSMC на 2026 рік, забезпечивши понад половину річних квот на цей рік. Після того як провідні клієнти спожили значні обсяги потужностей, доступні ресурси пакування для Broadcom, AMD та кастомних чипів хмарних клієнтів є відносно обмеженими. DIGITIMES очікує, що частка CoWoS-L у потужностях CoWoS у TSMC зросте приблизно до 75% у четвертому кварталі 2026 року, а нові потужності в основному будуть спрямовані на чипи для ШІ більшого розміру.
Еволюція роадмапу Nvidia напряму відображає реальні обмеження пакувального вузького місця. Як проаналізував містер Bubble, Nvidia спочатку планувала запаковувати чотири голі кристали (bare dies) в архітектурі Rubin Ultra. Але через фізичні обмеження пакування їй довелося перейти до пакування двох голих кристалів на групу, а потім з’єднати дві такі запаковані групи через PCB. Це означає, що виробники PCB стали новим вузьким місцем у ланцюгу обчислювальних з’єднань: вони мають забезпечити, щоб чипи, відокремлені кількома сантиметрами, працювали разом як один чип.
Поточна нестача CoWoS стимулює розширення екосистеми постачання передового пакування. Деякі бекенд-етапи CoWoS поступово передаються OSAT, зокрема ASE/StatsChip, Amkor і JCET. Наприклад, щомісячна потужність, пов’язана з ASE/StatsChip, як очікується, зросте з приблизно 30 000 пластин у 2026 році до близько 50 000 пластин у 2027 році, тоді як Amkor, як очікується, підніметься з приблизно 20 000 пластин до близько 30 000 пластин. Структура галузі зміщується з домінування TSMC в одній точці до моделі розширення з багатьма гравцями, що включає фабрики, OSAT, виробників підкладок (substrate) і компанії з виробництва дисплейних панелей.
Перебудована ієрархія пам’яті: після HBM конкуренція переходить до flash і 3D DRAM
Коли AI-інференс розширює контекстне вікно з 128K до масштабу мільйона токенів, тиск на обсяг пам’яті стає безпрецедентним. Але містер Bubble запропонував практичний розподіл: ваги моделі мають залишатися в HBM, тоді як масивний історичний контекст не потрібно розміщувати в дорогому просторі HBM. Низькочастотний контекст можна переносити на рівень flash-пам’яті більшої ємності й нижчої вартості.
Динаміка попиту і пропозиції для чипів пам’яті підтверджує терміновість цієї тенденції. За прогнозом IDC, у 2026 році глобальна пропозиція DRAM зросте лише на 16% рік до року, тоді як NAND — на 17%, і обидва показники нижчі за історичне середнє. Водночас темпи зростання попиту очікуються на рівні 45% і 38% відповідно. Як результат, розриви попиту і пропозиції продовжуватимуть збільшуватися протягом першої половини 2027 року. SK hynix розкрила, що всю її потужність HBM на 2026 рік було попередньо продано до кінця 2025 року ключовим клієнтам, зокрема Nvidia та AMD. Загалом у галузі простежується феномен "spot premium".
Дані TrendForce показують, що дохід DRAM-індустрії зростав квартал до кварталу на 59,5% у другому кварталі 2026 року. Дохід SK hynix зріс на 37,9% квартал до кварталу до $38,59 млрд із часткою ринку 24,9%. Дохід Micron Technology зріс на 65,5% квартал до кварталу до $36,0 млрд, а частка ринку піднялася до 23,3%. Чой Тхе-вон, голова групи SK, нещодавно заявив, що оскільки виробництво чипів стикається з системними вузькими місцями, глобальний дефіцит чипів пам’яті, ймовірно, триватиме до 2030 року.
У довшій перспективі технологічний напрям вказує на 3D DRAM — безпосереднє бондинг DRAM над логічними чипами. Скорочуючи фізичні відстані до мінімуму, він зменшує затримки, збільшує пропускну здатність і знижує споживання енергії. На Hot Chips 2026 d-Matrix представила генеративний інференс-акселератор Raptor 3D-DRAM. Одна плата поєднує 32 ГБ 3D DRAM із приблизно 100 ТБ/с пропускної здатності пам’яті, при цьому для кожного переданого біта потрібно лише близько 0,37 пікоДжоуля. В цій архітектурі обчислювальна логіка кристала (compute logic die) розміщується штабелем безпосередньо над DRAM. Кожен чиплет надає 4 ГБ пам’яті та близько 12,5 ТБ/с пропускної здатності, а вісім чиплетів утворюють одну плату. Результати в паперах показують, що Raptor досягає в 4,71 раза вищої продуктивності інференсу порівняно з конфігурацією HBM у різних генеративних моделях і в 2,44 раза вищої, ніж конфігурація-базовий варіант із SRAM. d-Matrix очікує завершити tape-out Raptor до кінця 2026 року і вже інтегрувала його в екосистему Nvidia NVLink Fusion.
Дизайн на рівні системи стає новим бар’єром: зсув парадигми від чипів до стійок (racks)
На думку містера Bubble, базовою одиницею обчислень для ШІ більше не є один чип і навіть не один сервер. Це ціла стійка — а інколи й кілька стійок. Ключова причина в тому, що стратегії паралелізації для тренування та інференсу великих моделей роблять пропускну здатність і затримки між чипами вирішальними для ефективності кластера.
Nvidia вирішує проблему високошвидкісних з’єднань через систему NVL72 та NVSwitch. Але комутатори займають фізичний простір, який інакше можна було б використати для GPU. Команда Google TPU обрала зовсім інший шлях: вона вбудовує частину логіки маршрутизації безпосередньо в чип, тож чип також діє як псевдомаршрутизатор. Її домен Scale-up розширюється до 9 600 чипів, що допомагає пояснити, чому конфігурація HBM на одну плату в TPU нижча, ніж у GPU Nvidia — хоча TPU все одно здатна підтримувати тренування у масштабах, що вражають.
Технологія з’єднань переходить через зміну парадигми від мідних кабелів до оптики. У березні 2026 три чипові гіганти — AMD, Broadcom і Nvidia — приєдналися до Microsoft, Meta та OpenAI, щоб створити робочу групу з багатьох джерел протоколу для оптичних обчислювальних з’єднань (optical compute interconnect). Основна місія — розробити універсальний оптичний фізичний рівень і уніфіковані компоненти, замінивши традиційні мідні кабелі волоконно-оптичними. За планом стандарт підтримуватиме вертикальні з’єднання розширення як у межах систем для ШІ, так і між стійками. Зрештою швидкості передачі даних досягнуть 3,2 Тб/с. На відміну від попередніх пропрієтарних ексклюзивних стандартів технологій, специфікація OCI дотримується філософії "protocol-agnostic" ("незалежна від протоколу"): вона може підтримувати як NVLink Nvidia, так і протокол UALink, що очолюють AMD та Broadcom.
З боку інференсу набирає популярності як основна архітектурна парадигма "prefill-decoding separation" ("розділення prefill і decoding"). Еталонний дизайн Kimi розгортає ці два етапи на різних вузлах, і цю архітектуру широко впроваджують. Етап prefill потребує значних обчислень, тоді як етап decoding — значної пропускної здатності пам’яті. Розділення та розгортання цих етапів може суттєво підвищити загальну ефективність системи.
Довгострокова цінність на рівні обладнання: чому "власність на шляхи" надійніша за "ставку на поїзд"
Інвестиційна логіка містера Bubble залишалася послідовною: замість того щоб ставити на конкуруючі передові лабораторії ШІ, краще володіти компаніями, які контролюють критичні можливості інфраструктури, зокрема апаратне забезпечення, пакування, зберігання та інші ключові компоненти. Ця логіка підтверджується недавніми результатами ринку.
Станом на закриття 22 вересня 2026 року (за пекинським часом) ринкові дані Gate показують, що Nvidia торгувалася на рівні $227,38, що на 2,30% більше. TSMC ADR — $445,14, зростання на 2,41%. Micron Technology — $1 043,96, зростання на 2,77%. SK hynix ADR — $188,86, зростання на 0,73%. Intel зріс на 12,14%, а AMD — на 9,95%, причому його ринкова капіталізація вперше перевищила поріг $1 трлн.
Акції Nvidia, джерело: біржові котирування Gate
Акції Intel, джерело: біржові котирування Gate
Акції AMD, джерело: біржові котирування Gate
JPMorgan підвищив свої прогнози щомісячної потужності CoWoS для TSMC наприкінці 2026, 2027 і 2028 років до 115 000 пластин, 190 000 пластин і 225 000 пластин відповідно, а також зазначив, що дефіцит CoWoS розширюється. Evercore очікує, що потужність electro-absorption modulated laser (EAM) Broadcom зросте з приблизно 43 млн до 44 млн одиниць у 2025 році до 50 млн одиниць у 2026 році, що відображає структурне зростання попиту на з’єднання. Усі ці три компанії — і позиція Astera Labs про те, що вміст interconnect у Scale-up окремого чипа зростає, і керівництво Marvell щодо темпів зростання її бізнесу connectivity, і акцент Intel на передовому пакуванні як вузькому місці для всієї галузі — вказують на один висновок: з’єднання, пакування та пам’ять стають новими дефіцитними компонентами інфраструктури ШІ.
Висновок
Конкурентний центр тяжіння для інфраструктури обчислень для ШІ зміщується від одноточкових проривів, зумовлених мініатюризацією процесів, до координації на рівні системи між пакуванням, з’єднаннями та зберіганням. Виклик економіки закону Мура не означає, що зростання обчислень зупиняється. Це означає, що розподіл вартості переходить від "у кого найпередовіший техпроцес" до "хто контролює найкритичніше вузьке місце". Дефіцит потужностей передового пакування, нестача балансу попиту і пропозиції для HBM, а також перспективи масштабування flash offload і 3D DRAM у промислових масштабах, плюс нова позиція вузького місця для PCB та системних з’єднань — усе це формує нову головну лінію інвестицій у чипи США.
Для інвесторів, які відстежують цю тенденцію, розуміння логіки фізичного штабелювання від чипів до стійок може бути важливішим, ніж гонитва за короткостроковими коливаннями будь-якої однієї цільової компанії. Як сказав містер Bubble — "люди, які володіють шляхами, більш цінні для довгострокового утримання, ніж компанії, які будують поїзди".
FAQ
Q1: Чому передове пакування називають "новим законом Мура"?
Традиційний закон Мура спирається на мініатюризацію фотолітографією, щоб підвищувати щільність транзисторів. Але капітальні витрати на передові процеси зросли до рівня кількох десятків мільярдів доларів, тоді як поліпшення щільності може становити лише 15%–20%. Передове пакування з’єднує кілька чипів в інтегровану систему, використовуючи "розширення площі кристала (die area)" замість "зменшення транзисторів", що робить це більш економічно життєздатним шляхом для розширення обчислень.
Q2: Які напрями технологій зберігання після HBM?
У короткостроковій перспективі flash offload — прагматичне рішення для перенесення масивних контекстів інференсу. У середньостроковій — 3D DRAM, коли DRAM вертикально бондується над логічним чипом, як очікується, одночасно зменшить затримки, збільшить пропускну здатність і знизить споживання енергії. Raptor від d-Matrix продемонструвала рішення з 3D DRAM із пропускною здатністю понад 100 ТБ/с на Hot Chips 2026, і, як очікується, воно завершить tape-out до кінця 2026 року.
Q3: Чому виробники PCB стають новим вузьким місцем для чипів ШІ?
Коли один пакет не може вмістити більше голих кристалів, чипам потрібні високошвидкісні інтерконекти, реалізовані через PCB. Rubin Ultra від Nvidia знизився з дизайну з чотирма голими кристалами в пакеті до дизайну з двома голими кристалами в пакеті подвійного пакування. Передача цілісності сигналів між двома запакованими групами залежить від технологічних можливостей виробника PCB. Це перетворює PCB з пасивного з’єднувача на активне вузьке місце, яке обмежує темпи розширення обчислень.
Q4: Після GPU на які напрями мають фокусуватися інвестори в чипи ШІ?
Для пакування: фокус на бенефіціарах розширення потужностей CoWoS та компаніях, що беруть роботу в OSAT. Для з’єднань: фокус на учасниках, які підтримують розгортання стандартів оптичних з’єднань (OCI). Для зберігання: фокус на постачальниках HBM, ранніх інноваторах технології 3D DRAM та дизайнерах контролерів flash. На рівні системи: фокус на компаніях, що лідирують у можливостях дизайну на рівні стійок.
Q5: Чи є оцінки (valuation) у поточному секторі напівпровідників США обґрунтованими?
Станом на 22 вересня (пекинський час) Філадельфійський напівпровідниковий індекс перебуває на рівні 12 398,17. P/E (TTM) для TSMC ADR — близько 33x. Оскільки інфраструктура обчислень для ШІ все ще перебуває в циклі структурного розширення, розриви попиту і пропозиції в передовому пакуванні та HBM, як очікується, збережуться після 2027 року, а зростання прибутку провідних компаній може поглинути поточні оцінки. Втім, інвесторам слід стежити за потенційними ризиками, зокрема обмеженнями на експорт, геополітичними чинниками та можливістю того, що нарощування потужностей відбуватиметься повільніше, ніж очікувалось.
