A capacidade de CoWoS da TSMC está no limite, como a nova tecnologia de empacotamento CoPoS aumenta a produção de chips de IA e qual é a diferença?

TSMC CoWoS de encapsulamento avançado já é o gargalo mais estreito da cadeia de suprimentos de IA: prazo de entrega de 52 a 78 semanas, utilização da capacidade próxima de 98%, todos os pedidos dos grandes players estão travados. A solução pode ser o uso da nova tecnologia de encapsulamento CoPoS.
(Recapitulação: Oracle raramente admite que data centers "podem não dar retorno", ações da Oracle despencaram 40% em junho)
(Complemento: Japão anuncia investimento de 1 trilhão de ienes: implantar 10 milhões de robôs de IA em 18 setores até 2040 para resolver escassez de mão de obra)

Índice

Toggle

• CoWoS atingiu o limite
• A ruptura quadrada
• Potencial futuro e variáveis

A tecnologia de encapsulamento avançado CoWoS, na qual a TSMC detém mais de 60% do mercado, está presa em um problema de formato físico intransponível. A área de retícula da nova GPU Rubin da NVIDIA é 5,5 vezes maior que a especificação atual, e um wafer circular de 12 polegadas pode render no máximo sete conjuntos, mas, considerando o rendimento prático, muitas vezes restam apenas quatro.

E a resposta da TSMC não é fazer wafers redondos maiores, mas sim mudar para o formato quadrado. Essa transição pode ser uma corrida que determinará a velocidade da oferta de poder computacional de IA nos próximos cinco anos.

CoWoS atingiu o limite

CoWoS (Chip on Wafer on Substrate) é a tecnologia de encapsulamento avançado mais lucrativa da TSMC atualmente. Simplificando, ela cola o chip de computação e o chip de memória em um interposer circular e os encapsula em um chip de IA completo.

O interposer atua como uma placa adaptadora de alta precisão, responsável pela comunicação em alta velocidade entre os chips. O material é silício, e o tamanho da retícula é fisicamente limitado, dificultando sua ampliação.

O problema é que o wafer é redondo, mas a retícula (a área máxima que pode ser processada de uma vez na exposição do chip) está cada vez maior. A borda circular deixa um grande espaço onde chips completos não podem ser cortados. Quanto maior o chip, maior a proporção de desperdício. Se a nova geração de GPUs mantiver a arquitetura atual, o número de boas unidades encapsuladas por wafer circular será reduzido a apenas um dígito.

Chips de IA de alto consumo energético geram muito calor durante operação prolongada. Os coeficientes de expansão térmica do chip, do interposer e do substrato são diferentes, resultando em contração desigual após o resfriamento, causando o problema de warp (empenamento), que reduz diretamente o rendimento do encapsulamento.

Somadas, essas limitações tornam o CoWoS o gargalo mais estreito de toda a cadeia de suprimentos de IA: o prazo de entrega é de 52 a 78 semanas, mais que o triplo das 12 a 18 semanas para wafers lógicos; a utilização da capacidade fica consistentemente entre 95% e 98%, com uma lacuna de oferta e demanda de cerca de 20%.

Os pedidos da NVIDIA, Google e Amazon estão todos lotados. Mesmo que a capacidade mensal do CoWoS seja aumentada para 140.000 wafers até o final de 2026, ainda não conseguirá acompanhar a demanda.

A ruptura quadrada

A solução da TSMC é o CoPoS (Chip on Panel on Substrate). Em outras palavras, significa substituir o wafer circular por um painel retangular como suporte do interposer, focando inicialmente em substratos de 310 x 310 mm.

O ponto chave é a eficiência no uso da área. Com o mesmo material, um chip de IA topo de linha só pode ser encapsulado em quatro conjuntos a partir de um wafer circular. Usando um painel quadrado, a estimativa conservadora é de 9 a 16 conjuntos. Na mesma área de painel, o número de conjuntos produzidos aumenta de duas a quatro vezes, o que equivale a uma "duplicação invisível" da capacidade de teste e encapsulamento sem adicionar equipamentos.

Mas não é simplesmente cortar um círculo em um quadrado. Os quatro cantos do painel quadrado são propensos a concentração de estresse durante o processo, juntamente com a expansão térmica desigual. Qualquer descuido pode deformar o substrato, e o rendimento pode cair em vez de subir. A TSMC aposta que os benefícios de longo prazo superarão os custos de ajuste do processo de curto prazo.

Potencial futuro e variáveis

O objetivo de longo prazo do CoPoS é substituir o interposer de silício por um substrato de vidro.

O vidro é um ponto de virada crucial porque combina várias coisas que o silício não consegue fazer: é mais plano, tem área maior, contorna diretamente o limite físico do tamanho da retícula de silício, tem menor perda de sinal e pode empilhar mais camadas de memória e acomodar chips de computação maiores. O roteiro planejado pela TSMC mostra que, em 2029, o fator de retícula chegará a 14x, o poder computacional aumentará 48x, e um único encapsulamento poderá conter 24 HBM5Es.

Mas as vantagens e os riscos do vidro são dois lados da mesma moeda. Ele é duro, frágil e suscetível a choques térmicos. Se um painel grande trincar durante o processamento, toda a peça é descartada, e o risco de rendimento é muito maior do que no processo maduro de silício. A capacidade de produção estável em massa é praticamente o fator determinante para o sucesso do CoPoS.

Em termos de cronograma, a TSMC já estabeleceu uma linha de pesquisa e desenvolvimento na subsidiária VisEra em 2025. 2026 é o ano chave para a validação de materiais e dispositivos, com a conclusão da validação prevista para junho no mais rápido. A entrada em produção experimental está prevista para 2027, e a produção em massa oficial, do segundo semestre de 2028 a 2029. Isso significa que o embarque em larga escala do CoPoS ainda levará pelo menos mais três anos.