SemiAnalysis desmonta o Huawei Kirin 9030: o processo de fabricação não avança mais, dobrando o chip

Escrevendo: Pesquisa de Tendências

No campo da engenharia reversa de semicondutores, a TechInsights dominou por décadas. No último fim de semana, Dylan Patel do SemiAnalysis lançou oficialmente seu primeiro relatório de desmontagem pública da sua laboratório STEEL (Teardown Engineering & Evaluation Lab), focando em um dos chips mais comentados globalmente, o Kirin 9030 Pro do Huawei Mate 80 Pro, que utiliza o processo N+3 mais avançado da SMIC.

O momento é bastante sugestivo. A TechInsights está sendo vendida por meio de uma aquisição de private equity, enquanto a receita do SemiAnalysis já ultrapassou a dessa gigante veterana. Dylan escolheu neste momento uma abordagem contundente, com um relatório de desmontagem de alto conteúdo técnico, acompanhado de fotos reais do chip tiradas no laboratório de Oregon.

O título do relatório é uma bomba: a menor distância entre metais (M0 pitch) do processo N+3 da SMIC é de apenas 32,5 nm, menor que os 36 nm do processo de 18A mais recente da Intel usado no processador Panther Lake.

A SMIC, sem uma litografia EUV, conseguiu reduzir a distância entre metais além da Intel?

Se essa notícia fosse apenas pelo título, já causaria um rebuliço na indústria de semicondutores, mas o SemiAnalysis, no segundo parágrafo do relatório, já colocou um freio: trata-se de uma métrica "selecionada cherry-picked", um indicador deliberadamente escolhido.

Este artigo irá interpretar esse relatório de desmontagem para você,

Densidade igualada, custo elevado

O processo N+3 da SMIC realmente igualou a densidade de transistores da N6 da TSMC.

O laboratório STEEL, por análise de seção transversal com microscópio eletrônico de transmissão (TEM), mediu a densidade de Bohr do N+3 em 113,4 MTr/mm², ligeiramente acima dos 107,7 MTr/mm² da N6 da TSMC. A altura das células foi reduzida de 252 nm na N+2 para 228 nm, o espaçamento entre as grades de contato (CGP) caiu de 63 nm para 57 nm. Esses números, juntos, indicam que a SMIC, sem EUV, conseguiu, por meio de litografia DUV pura, alcançar uma densidade lógica equivalente à tecnologia de 7 nm da TSMC.

Qual o custo disso?

A camada M0 da SMIC usa a técnica de quadruple patterning (SAQP), ou seja, uma máscara de padrão é processada quatro vezes para criar linhas mais finas. A N6 da TSMC na mesma camada usa apenas dupla patterning (SADP). Quádruplo patterning significa mais máscaras, maior exigência de precisão de alinhamento, processos mais complexos e custos mais altos.

O SemiAnalysis, na análise da seção transversal, mostrou o custo do SAQP: as ranhuras na camada M0 do N+3 apresentam um contorno claramente invertido em forma de trapézio (mais estreito na base do que no topo), com uma camada de bloqueio claramente enriquecida na base da ranhura. Embora essa morfologia ajude no preenchimento de cobre, na distância de 32,5 nm, o controle do processo se torna extremamente difícil.

Para usar uma metáfora que um trader entenderia: a SMIC está produzindo cédulas de valor semelhante às da TSMC, mas cada uma custa várias vezes mais para imprimir, além de ter uma taxa de rendimento mais arriscada. Mesmo com a mesma densidade, a economia é completamente diferente.

Kirin 9030: extraindo o máximo de cada centímetro de silício sob restrições

A capacidade de design de chips da Huawei HiSilicon é uma história de outro nível.

Em termos de área do chip, o Kirin 9030 é quase do mesmo tamanho do anterior 9020 (cerca de 140 mm²), mas foi recheado com mais componentes: o CPU passou de 1 núcleo grande + 3 médios para 1 grande + 4 médios, a GPU aumentou de 4 para 6 unidades de cálculo, o NPU ganhou um núcleo Tiny, e todas as caches foram ampliadas. A densidade do N+3 permite que a Huawei coloque mais unidades lógicas no mesmo tamanho de chip.

Em termos de desempenho, o laboratório STEEL usou dados de pontuação pública, com uma avaliação clara: o GPU do Kirin 9030 (Maleoon 935) aproximadamente igualou o desempenho de flagships de 2022, com um aumento de 70% na pontuação 3DMark WLE em relação à geração anterior, superando ligeiramente o Snapdragon 8+ Gen 1, mas ficando atrás do atual Snapdragon 8 Elite Gen 5 por uma margem de 2,4 a 2,6 vezes.

O desempenho do CPU ilustra melhor a questão. O núcleo grande TaiShan Prime tem uma performance por ciclo (IPC) aproximadamente no nível do Arm Cortex-X2, uma arquitetura de 2021. O núcleo Firestorm do Apple M1, lançado em 2020, ainda tem IPC 35% maior. O núcleo Apple M5 P mais recente tem IPC 60% maior, com desempenho absoluto 2,7 vezes maior.

A origem da diferença não está no design, mas no processo de fabricação. Apple e Qualcomm usam os processos N4 e N3P da TSMC, que têm vantagens essenciais na curva de voltagem-frequência: com a mesma área, podem acomodar mais transistores; com o mesmo consumo, podem operar em frequências mais altas. A capacidade de núcleo da Huawei, embora de ponta, está presa a processos de duas gerações atrás.

Quando o processo não avança mais, a Huawei pensa em "fazer dobrar"

A parte mais visionária do relatório é a apresentação do gráfico de escalonamento τ e do roteiro de LogicFolding, divulgados na conferência ISCAS de 2026.

A escala tradicional de semicondutores avança em duas dimensões: reduzindo o tamanho dos transistores e afinando as linhas metálicas. A Lei de Moore, por décadas, basicamente faz isso. A proposta da Huawei agora é o escalonamento τ, que transfere o foco do espaço para o tempo, buscando reduzir o tempo de movimentação e processamento de dados, incluindo atrasos de comutação de transistores, propagação de sinais, atrasos de cálculo e armazenamento.

O LogicFolding é a implementação prática dessa teoria. Simplificando, consiste em dividir um módulo lógico em duas camadas empilhadas face a face, conectadas por uma ligação híbrida de espaçamento ultra fino. O benefício direto é encurtar o caminho do sinal mais longo. Grande parte do consumo de energia e atraso em chips modernos ocorre na condução de linhas longas e buffers intermediários. Ao empilhar logicamente de forma vertical, o caminho crítico fica mais curto, permitindo aumentar a frequência e reduzir o consumo.

A Huawei apresenta uma rota ambiciosa: o núcleo grande do Kirin 9030 terá frequência de 2,75 GHz, com protótipos já testados a 3,39 GHz, com meta de alcançar 5 GHz até 2031, além de usar empilhamento 3D para elevar a densidade equivalente a 295 MTr/mm², comparável ao nível 14A da TSMC.

O SemiAnalysis mantém cautela. Eles apontam que a métrica de densidade da Huawei difere da de fabricantes tradicionais: a densidade de empilhamento 3D é calculada pela área de embalagem, somando várias camadas de lógica ativa, o que naturalmente gera números mais altos. Se usarmos o mesmo método para AMD MI450X (camada superior N2 + camada inferior N3P), a densidade teórica chegaria a 460,2 MTr/mm², muito acima da meta de 2031 da Huawei.

Por outro lado, a direção é importante. A Huawei está, essencialmente, transferindo o trabalho de foundries para o design de sistemas, sob restrições de processo. A AMD, com V-Cache, faz empilhamento 3D na cache; a MI350X move IO e interconexões para o chip inferior. A Huawei pretende ir além, dividindo logicamente blocos e distribuindo-os verticalmente — um desafio de engenharia de outro nível.

O redimensionamento por exportação altera a dimensão da competição

A conclusão do SemiAnalysis é direta: as restrições de exportação não impediram o avanço dos chips chineses, mas mudaram o caminho e o custo do progresso.

A SMIC, com seu processo N+3, mostrou que é possível alcançar densidade lógica equivalente ao N6 sem EUV. Mas essa abordagem é mais cara, mais complexa e com maior risco de yield. Cada passo adicional aumenta a dificuldade: mais máscaras, maior precisão de alinhamento, processos de patterning múltiplo mais caros. Teoricamente, N+4 poderia atingir 137,8 MTr/mm² (comparável ao N5 da TSMC), e N+5, com fornecimento de energia por trás, poderia chegar perto do HP do Intel 18A. Mas cada avanço é mais difícil, mais caro e com menor margem de erro.

Ao mesmo tempo, os processos N+2 e N+3 da SMIC estão migrando para a Huahong, e empresas de design como Alibaba Pingtouge e Cambrian podem se beneficiar. O conhecimento de fabricação de chips está se espalhando do modelo de foundry único para um ecossistema, diluindo a eficácia de sanções direcionadas a uma única empresa.

Na parte de design, Huawei e a Universidade de Pequim já estão desenvolvendo protótipos de ferramentas EDA nacionais para LogicFolding. Isso não substitui totalmente o pacote completo da Synopsys ou Cadence, mas a EDA doméstica está evoluindo na direção de "otimização colaborativa de arquitetura-processo-embalagem".

Um detalhe interessante: na desmontagem, o SemiAnalysis descobriu que o DRAM do Kirin 9030 Pro é da Samsung (K4L2E165YD, LPDDR5X-9600, nó de processo 1a), enquanto a versão Pro Max de 16 GB usa tanto componentes da Samsung quanto da Longsys (CXMT). A data de embalagem do chip da Longsys é marcada para a 45ª semana de 2025, com densidade de processo compatível com o padrão 1z da indústria. Isso indica que os chips de armazenamento chineses já estão entrando na cadeia de suprimentos de ponta da Huawei, embora ainda atrasados uma ou duas gerações em relação à Samsung e SK Hynix.

Para investidores, o sinal mais relevante é se a rota de empilhamento 3D da Huawei poderá, com custos controlados, fazer com que chips chineses em smartphones, IA, redes e outros cenários atinjam um nível suficiente de desempenho.

Se essa estratégia for bem-sucedida, o valor estratégico dessa cadeia de suprimentos será reavaliado.