τ Escalabilidade: Huawei projetou um novo motor de crescimento para a era pós-Moore

Nos últimos 60 anos, a indústria de semicondutores tem impulsionado o progresso através da redução do tamanho dos transistores (Lei de Moore), tornando-os cada vez menores, mais densos e com custos mais baixos.

Mas agora esse caminho não é mais viável:

Os benefícios do processo abaixo de 7nm despencaram

O custo das máquinas de litografia é exorbitante

O custo de design de uma única chip de processo avançado ultrapassa 1 bilhão de dólares

O custo de um único transistor não diminui, mas aumenta

A equipe de semicondutores da Huawei, usando 6 anos e 381 chips de produção em massa, verificou uma nova direção:

Não competir pelo tamanho, mas pelo tempo.

Propôs a teoria de escala τ (τ Scaling):

Tratar o “tempo” como o principal indicador de otimização, comprimindo toda a cadeia de características de tempo τ, desde o comutador de transistor (picosegundos) até tarefas de data center (segundos), cobrindo 12 ordens de magnitude.

Simplificando:

Antes, quem era menor; agora, quem é mais rápido, com menor latência e maior eficiência.

I. O que exatamente é a escala τ?

τ é o tempo de atraso / constante de tempo de cada camada, dividido em quatro níveis:

Transistor: velocidade de comutação

Circuito: atraso na transmissão do sinal

Chip: atraso de cálculo e acesso à memória

Sistema: tempo de sincronização de comunicação ponta a ponta

O objetivo é que toda a pilha otimize τ conjuntamente, usando o mesmo conjunto de métricas para processos, circuitos, arquitetura e sistema, deixando de fazer cada um por si.

II. Implementação no lado móvel: LogicFolding (Dobra Lógica)

Sem atualizar o processo, empilhar verticalmente os chips, usando soldagem híbrida de alta precisão para dividir o caminho crítico em várias camadas, como “empilhar andares” no chip.

Densidade de transistores: de 155 para 238 milhões por mm², aumento de 55%

Eficiência energética: aumento de 41%, com frequência principal quase 13%

Frequência SRAM: aumento de mais de 40%

O Kirin 2026 atingirá 3,1 GHz, com meta de 4 GHz em 2029

III. Implementação em data centers de IA: redução de atraso em toda a cadeia

80% do consumo de energia e 70% do custo do cluster de IA estão na movimentação de dados, cujo núcleo é reduzir o tempo de comunicação.

1. Barramento unificado (Unified Bus)

Eliminando múltiplos protocolos, o atraso de acesso remoto caiu de dezenas de microssegundos para cerca de 100 nanosegundos, uma redução de 500 vezes.

2. Hi-ONE Interconexão Óptica

Taxa de 8Tb/s por módulo, substituindo cabos de cobre por fibra óptica, aumentando o alcance de 1 metro para 100 metros, compatível com clusters de dezenas de milhares de GPUs.

3. Dobra 3D (3D Folding)

Resolvendo o problema de “crescimento rápido de área e interfaces insuficientes” em empacotamento 2.5D, movendo memória, alimentação e portas ópticas para o plano vertical, sincronizando expansão de capacidade de processamento.

Previsão: até 2035, a integração de hardware de IA aumentará mais de 100 vezes

IV. Reintegração de lógica e memória

Nos primeiros anos, CPU e memória evoluíram separadamente; agora, na era da IA, a movimentação de dados é mais crítica que o cálculo, e memória e lógica devem ser integradas em 3D de forma estreita, inclinando o poder de fala na cadeia de produção para memória e empacotamento.

V. Desafios restantes

Ferramentas EDA precisam se adaptar ao design empilhado em 3D

Diferenças de processo entre wafers e perdas na interconexão vertical precisam ser otimizadas

Novos padrões de eficiência energética e benchmarks devem ser desenvolvidos

Conclusão

A era do tamanho, baseada na Lei de Moore, chegou ao fim; a era da escala de tempo começa.

Não é necessário insistir nas máquinas de litografia mais avançadas; com empilhamento 3D, arquitetura de sistema e otimização de interconexão, é possível continuar melhorando desempenho e eficiência.

Essa será a rota central da indústria de semicondutores na próxima década.