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Huawei propõe a lei de escala τ, o chip Kirin será usado pela primeira vez com LogicFolding neste outono.
Com base na rota de escala temporal, a Huawei lançou a arquitetura LogicFolding e anunciou que o chip Kirin, a ser lançado no outono de 2026, usará pela primeira vez a arquitetura LogicFolding.
A lei de Moore tradicional depende da redução contínua do tamanho geométrico dos transistores, mas os processos avançados enfrentam limites físicos e queda de retorno de custo.
O núcleo da lei de escala τ é a redução sistemática do tempo de propagação de sinais e dados em dispositivos, circuitos, chips e sistemas, melhorando desempenho, eficiência energética e densidade de transistores equivalente.
No nível do dispositivo, a Huawei otimiza a resistência dos transistores e das conexões parasitas para reduzir a constante de tempo τ.
No nível do circuito, o LogicFolding rompe as fronteiras tradicionais de layout de circuitos, encurtando o roteamento de caminhos críticos e reduzindo a carga resistiva e capacitiva na propagação de sinais.
No nível do chip, a Huawei melhora a eficiência paralela por meio de design colaborativo de software, arquitetura e chip.
No nível do sistema, o protocolo de interconexão UnifiedBus visa o SuperPoD, implementando endereçamento de memória unificado e semântica de memória nativa para reduzir a latência de comunicação do sistema.
A Huawei afirma que, nos últimos 6 anos, projetou e produziu em massa 381 chips baseados na lei de escala τ, cobrindo cenários como celulares e computação de IA.
A empresa prevê que, até 2031, chips de alta gama projetados com a lei de escala τ alcançarão uma densidade de transistores equivalente a 14 Å, ou seja, uma tecnologia de 1,4 nm.
Atualmente, a Huawei divulgou apenas o método de design e os objetivos de rota, sem fornecer dados de testes de desempenho independentes do LogicFolding em chips Kirin.