黄仁勲がGTCのステージで掲げたこのボードは、いまの計算能力の心臓だ。だが知る人はほとんどいない。最も高価な部品はGPUそのものではなく、GPUのそばにある見落としがちな小さな黒いブロック群だ。
図1：GTC会場、GB300マザーボード。物語の主役はこのボードにある。
それはHBM――High Bandwidth Memory（高帯域幅メモリ）。高帯域幅のVRAMだ。
この記事は、HBMがどこにあり、どう接続され、なぜそれが不可欠なのか、そしてどのように作られるのかを説明する。
まず普通のグラフィックスカードの「解剖図」を見よう。RTX 5090、GPU（GB202）が中央にあり、周囲には黒い小さな粒がぐるりと一周――それが16個のGDDR7メモリだ。それらはGPUの「外」にあり、数センチ離れた基板上の配線を介してGPUと会話している。
図2：RTX 5090のPCB実写。青枠がGPU、緑枠の中に16個のGDDR7――従来方式では、メモリはパッケージの外側にある。
次にAIチップのBlackwell。奇妙なことが起きる。門外にメモリが一つもない。メモリがパッケージ内部に移されたからだ。金属カバーを開くと、2つのGPU dieの両側に8スタックのHBMがぴったり寄り添い、距離は数センチから数ミリへ短縮される。
図3：Blackwellのパッケージ内部。銅枠が8スタックのHBM3E、青枠が2つのGPU die。メモリは「門外の隣人」から「同じ部屋のルームメイト」になった。
これは単に位置を入れ替えただけではない。GPU内部には、HBMと通信するための8つのHBMコントローラが専用で用意されている。8スタックのHBM3Eの合計容量は288GB、帯域幅は毎秒8TB――この2つの数字こそがAIチップの命だ。
図4：Blackwell Ultraの公式アーキテクチャ図。緑枠が8つのHBMコントローラ、金枠が公式パラメータ：288GBのHBM3E、8スタック、最高8TB/s。
次世代のRubinは、さらに多く積むだけだ。言ってしまえば：HBMはAIチップ（コスト）のもう半分。
図5：Vera Rubinのマザーボード。2つのRubin GPUパッケージ（HBM4はカバーの下）。
HBMがなぜ存在するのかを理解するには、先にGPUの課題を理解しよう。GPUをシェフだと考えればいい。メモリは倉庫、配線は料理を運ぶ通り道。このシェフは1秒で1万皿の料理を炒められる――だが料理が運ばれてこなければ、三頭六臂でもどうにもならない。
図6：GPU＝シェフ、メモリ＝倉庫、配線＝配膳の通り道。AI時代、「料理」とは数千億個のモデルパラメータだ。
AIの大規模モデルの「料理」は数千億ものパラメータで、計算を1ステップ進めるたびにメモリから読み出してまた戻す必要がある。そこで、勝負のポイントは「どれだけ速く計算するか」から「どれだけ速く餌を与えられるか」へ変わる。餌としてのデータを供給する能力――それが帯域幅だ。
データは配線上で電圧により走る。電圧が1なら1、電圧が0なら0で、1秒間に何十億回も切り替わる。もっと速く送るには、方法は2つしかない。
1つ目は周波数を上げる――電平の切り替えをより速くすること。GDDR7はすでに、1本の線あたり毎秒280億回もの切り替えに達している。だが物理法則が請求書を突きつけてくる。速すぎると信号が歪み、隣同士の配線が互いに「チャンネル干渉」してしまう。人が一列になって並び、隣同士で同時に叫べば叫ぶほど、最後には誰の声も聞き取れなくなるのと同じだ。
2つ目はビット幅（ワイド幅）を増やす――速さを求めず、数を求める。車線を増やす。
図7：GDDR7は32本の車線の小道、HBMは1024本の車線の高速道路。
これが全文唯一の式：
図8：帯域幅＝周波数×ビット幅。1本の線の速度に、線の本数を掛ける。
HBMは「広さ」の道を選んだ。シングルスタック1024本のデータ線は、GDDR7の1個あたりの32倍。1つのGPUに8スタックを載せるので、合計8192本の車線になる。1車線あたりの速度が3分の1になっても、車線が32倍あるなら問題ない。1スタックあたり毎秒1.2TB、つまり毎秒で300本の映画を転送しきる計算だ。
完璧に聞こえる？だがエンジニアにとっては災難そのものだ。1024本のデータ線だけでは終わらない。電源線、アドレス線、クロック線も必要になる。1スタックで引き出す本数は約4000本、8スタックなら3万本だ。
3万本とはどんな規模か。あなたの家の建物内にある全ての電線を合計しても、それには届かない。そしてそれらを、クレジットカードほどの大きさのパッケージにすべて押し込む必要がある。
図9：建物の電線 ＜ 1つのパッケージに収められる配線（相互接続）の数。問題は起きる。これらの線はどこに敷き詰めるのか？
まず従来の基板がどうやって「配線を描く」のか見てみよう。多くの人が知らないが、基板の土台は実は「布」だ――ガラス繊維で織った布に、エポキシ樹脂を含浸させ、そこへ銅箔を一枚分ぺたっと重ねる。
ここでは配線は1本ずつ組み上げるのではなく、印刷される。工程はこうだ。感光フィルムを貼り、光を当て、薬液で洗う。保護されていない銅の部分が腐食され、残るのが配線部分になる。
だが、この工程の限界が「数十マイクロメートル」だということを知っておく必要がある。
図10：ガラス繊維布＋銅箔＋感光エッチング。だがこの工程の限界は線幅が数十マイクロメートル――髪の毛の半分ほどで、3万本の線に対してはまだ太すぎる。
しかし、この工程の限界が線幅数十マイクロメートル――髪の毛の半分ほどで、3万本の線にはそもそも収まりきらない。
どうする？配線を描く「紙」を入れ替える。シリコンにする。シリコンウェハ上ではフォトリソグラフィで配線を描ける（だからこそフォトリソグラフィ装置が重要なのだ）。1マイクロメートル未満まで細かくでき、髪の毛の1%に近い。さらに同じ面積でも、何百倍もの配線を詰め込める。
配線専用のこのシリコンは「シリコン・インターポーザ（silicon interposer）」と呼ばれる。GPUとHBMはいずれもその上に載り、3万本の線はすべてこのシリコンの中に敷き詰められる。チップ同士が積み重なるわけではないが、同じシリコンの上で共に座る。このパッケージ形態は業界では2.5Dと呼ばれている。
図11：GPUとHBMがシリコンインターポーザ上に並び、下には髪の毛ほどに細い光刻配線が敷き詰められている。これが図3の「ルームメイト関係」の土台だ。
車線の問題は解決したが、もう1つの問題がある。容量だ。5090は2GBのGDDR7を16個使い、合計は32GBしかない。一方、大規模モデルのパラメータだけで数百GB必要になる。ひと桁違う。平置き？インターポーザ上ではそもそも置けない。
大都市がそうするように、地面が足りなければ空へ積む。DRAMチップを12階建てのビルのように積み重ねる。
図12：DRAMのdieを層ごとに積み重ねると容量が倍々に増える。しかし新しい問題が出る。上階と下階で、どうやって水道や電気を通すのか？
これほど高い建物なら、上下階の間はどう通信する？答えはTSV（Through-Silicon Via、シリコン貫通ビア）だ。各層のチップに、縦に数千本の「エレベータの竪坑」を開ける。井戸の細さは？直径5マイクロメートルで、髪の毛の14分の1。これほど細い孔は、世界中のどんなドリルでも開けられない。だからプラズマ（aka 化学薬剤）で「かじる」しかない。
だがプラズマは言うことを聞かない。下へかじるのと同時に、左右へもかじるため、孔は球状にえぐれてしまう。エンジニアの解法がBoschプロセスで、3ステップの循環で記憶できる。かじる、塗る、叩く——
かじる（腐食）：プラズマが下へ少しずつ削る;
塗る（保護）：特フッ素樹脂（テフロン）の層を噴霧し、井戸の壁に防水塗料を塗るようにする;
叩く（轟撃）：垂直方向のイオンの雨が井戸底の塗膜を叩き割り、次の周回では下方向にしかかじれなくする。
これを繰り返し、層ごとにかじる→塗る（保護膜）→貫通を積み重ね、指定位置に到達するまで
図13：かじる、塗る、叩くを数百回繰り返して、まっすぐな深い坑道が掘り上げられる。坑道の壁に残る波のような「貝殻模様」は、循環の痕跡として残る歯形だ。
坑を掘った後は、まず気相成長で絶縁膜の層を作って銅とシリコンを隔離する。その後、ウェハ全体を硫酸銅の溶液に入れて電気めっきし、坑を銅で満たす。最後に、ウェハを裏面から9割削って、残りは30マイクロメートル。印刷用紙の3分の1だ。銅の柱が裏面から顔を出す――これで上下階の通信層がようやくつながった。
図14：裏面を30マイクロメートルまで薄く（右：印刷用紙の厚さとの比較）。各層のチップはすべてこの一連の工程を通す。
いま12層の「床」を溶接する。層と層の間は微小なはんだボールで接続する――1つは花粉より小さく、1層に数千個、どれも1つたりとも傾いてはいけない。どうやってはんだ付けして積み重ねるかで、業界は2派に分かれる。
ビル全体を溶接してから、エポキシ樹脂を注入する――放熱が良く、歩留まりも良い；一方、層ごとに成膜して貼り合わせる。
図15：左、SKハイニックス――ビル全体をはんだで固めた後、エポキシの「コンクリート」（MR-MUF）を流し込む。右、サムスン/マイクロン――接着フィルムを敷き、層の「床板」を圧着（TC-NCF）。
ハイニックスの「コンクリート」の熱伝導は明らかに優れている。ビルが高くなり、熱がより集中するほど、層間材料の熱伝導がより価値を持つ。あの接着材料だけで、ハイニックスはNVIDIAの大口案件を取り込み、HBM市場のトップの座に座った。
12層を重ねると1棟で36GB。8棟がGPUを囲み、1チップで288GB。4つのチップが1枚のボードに載り、1152GBで1TBを超える――これで図1に黄仁勲が手にしていたあのボードに戻ってきた。
代償は？1GBのHBMを作るのに、約3GB分の普通のメモリのウェハ生産能力が必要になる。HBMのチップはより大きい（TSVが面積を食う）、積層は歩留まりが連鎖して割引になるうえ、工程も生産ラインを専有する。世界中の工場はAIのためにビルを建てているので、普通のメモリモジュールは食べるものがなくなる。
図16：同じ工場の生産能力で、1GBのHBM ≈ 3GBのDDR5。これが今回のメモリ値上げの完全な仕組みだ。
だから、あなたがメモリスティックを買うときに余分に払うお金は、実はAIの家賃を建て替えているのだ。
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HBMとは何？金でできてるの？こんなに高いのはなぜ？
黄仁勲がGTCのステージで掲げたこのボードは、いまの計算能力の心臓だ。だが知る人はほとんどいない。最も高価な部品はGPUそのものではなく、GPUのそばにある見落としがちな小さな黒いブロック群だ。
図1：GTC会場、GB300マザーボード。物語の主役はこのボードにある。
それはHBM――High Bandwidth Memory（高帯域幅メモリ）。高帯域幅のVRAMだ。
この記事は、HBMがどこにあり、どう接続され、なぜそれが不可欠なのか、そしてどのように作られるのかを説明する。
一、まず見つける：メモリはどこへ行ったのか
まず普通のグラフィックスカードの「解剖図」を見よう。RTX 5090、GPU（GB202）が中央にあり、周囲には黒い小さな粒がぐるりと一周――それが16個のGDDR7メモリだ。それらはGPUの「外」にあり、数センチ離れた基板上の配線を介してGPUと会話している。
図2：RTX 5090のPCB実写。青枠がGPU、緑枠の中に16個のGDDR7――従来方式では、メモリはパッケージの外側にある。
次にAIチップのBlackwell。奇妙なことが起きる。門外にメモリが一つもない。メモリがパッケージ内部に移されたからだ。金属カバーを開くと、2つのGPU dieの両側に8スタックのHBMがぴったり寄り添い、距離は数センチから数ミリへ短縮される。
図3：Blackwellのパッケージ内部。銅枠が8スタックのHBM3E、青枠が2つのGPU die。メモリは「門外の隣人」から「同じ部屋のルームメイト」になった。
これは単に位置を入れ替えただけではない。GPU内部には、HBMと通信するための8つのHBMコントローラが専用で用意されている。8スタックのHBM3Eの合計容量は288GB、帯域幅は毎秒8TB――この2つの数字こそがAIチップの命だ。
図4：Blackwell Ultraの公式アーキテクチャ図。緑枠が8つのHBMコントローラ、金枠が公式パラメータ：288GBのHBM3E、8スタック、最高8TB/s。
次世代のRubinは、さらに多く積むだけだ。言ってしまえば：HBMはAIチップ（コスト）のもう半分。
図5：Vera Rubinのマザーボード。2つのRubin GPUパッケージ（HBM4はカバーの下）。
二、GPUが「腹を減らす」理由：シェフと倉庫
HBMがなぜ存在するのかを理解するには、先にGPUの課題を理解しよう。GPUをシェフだと考えればいい。メモリは倉庫、配線は料理を運ぶ通り道。このシェフは1秒で1万皿の料理を炒められる――だが料理が運ばれてこなければ、三頭六臂でもどうにもならない。
図6：GPU＝シェフ、メモリ＝倉庫、配線＝配膳の通り道。AI時代、「料理」とは数千億個のモデルパラメータだ。
AIの大規模モデルの「料理」は数千億ものパラメータで、計算を1ステップ進めるたびにメモリから読み出してまた戻す必要がある。そこで、勝負のポイントは「どれだけ速く計算するか」から「どれだけ速く餌を与えられるか」へ変わる。餌としてのデータを供給する能力――それが帯域幅だ。
三、帯域幅には2つの道しかない：もっと速く、またはもっと広く
データは配線上で電圧により走る。電圧が1なら1、電圧が0なら0で、1秒間に何十億回も切り替わる。もっと速く送るには、方法は2つしかない。
1つ目は周波数を上げる――電平の切り替えをより速くすること。GDDR7はすでに、1本の線あたり毎秒280億回もの切り替えに達している。だが物理法則が請求書を突きつけてくる。速すぎると信号が歪み、隣同士の配線が互いに「チャンネル干渉」してしまう。人が一列になって並び、隣同士で同時に叫べば叫ぶほど、最後には誰の声も聞き取れなくなるのと同じだ。
2つ目はビット幅（ワイド幅）を増やす――速さを求めず、数を求める。車線を増やす。
図7：GDDR7は32本の車線の小道、HBMは1024本の車線の高速道路。
これが全文唯一の式：
図8：帯域幅＝周波数×ビット幅。1本の線の速度に、線の本数を掛ける。
HBMは「広さ」の道を選んだ。シングルスタック1024本のデータ線は、GDDR7の1個あたりの32倍。1つのGPUに8スタックを載せるので、合計8192本の車線になる。1車線あたりの速度が3分の1になっても、車線が32倍あるなら問題ない。1スタックあたり毎秒1.2TB、つまり毎秒で300本の映画を転送しきる計算だ。
四、3万本の線の災難
完璧に聞こえる？だがエンジニアにとっては災難そのものだ。1024本のデータ線だけでは終わらない。電源線、アドレス線、クロック線も必要になる。1スタックで引き出す本数は約4000本、8スタックなら3万本だ。
3万本とはどんな規模か。あなたの家の建物内にある全ての電線を合計しても、それには届かない。そしてそれらを、クレジットカードほどの大きさのパッケージにすべて押し込む必要がある。
図9：建物の電線 ＜ 1つのパッケージに収められる配線（相互接続）の数。問題は起きる。これらの線はどこに敷き詰めるのか？
五、電路基板の限界：芯は「布」だ
まず従来の基板がどうやって「配線を描く」のか見てみよう。多くの人が知らないが、基板の土台は実は「布」だ――ガラス繊維で織った布に、エポキシ樹脂を含浸させ、そこへ銅箔を一枚分ぺたっと重ねる。
ここでは配線は1本ずつ組み上げるのではなく、印刷される。工程はこうだ。感光フィルムを貼り、光を当て、薬液で洗う。保護されていない銅の部分が腐食され、残るのが配線部分になる。
だが、この工程の限界が「数十マイクロメートル」だということを知っておく必要がある。
図10：ガラス繊維布＋銅箔＋感光エッチング。だがこの工程の限界は線幅が数十マイクロメートル――髪の毛の半分ほどで、3万本の線に対してはまだ太すぎる。
六、別の「紙」にする：シリコンインターポーザ
しかし、この工程の限界が線幅数十マイクロメートル――髪の毛の半分ほどで、3万本の線にはそもそも収まりきらない。
どうする？配線を描く「紙」を入れ替える。シリコンにする。シリコンウェハ上ではフォトリソグラフィで配線を描ける（だからこそフォトリソグラフィ装置が重要なのだ）。1マイクロメートル未満まで細かくでき、髪の毛の1%に近い。さらに同じ面積でも、何百倍もの配線を詰め込める。
配線専用のこのシリコンは「シリコン・インターポーザ（silicon interposer）」と呼ばれる。GPUとHBMはいずれもその上に載り、3万本の線はすべてこのシリコンの中に敷き詰められる。チップ同士が積み重なるわけではないが、同じシリコンの上で共に座る。このパッケージ形態は業界では2.5Dと呼ばれている。
図11：GPUとHBMがシリコンインターポーザ上に並び、下には髪の毛ほどに細い光刻配線が敷き詰められている。これが図3の「ルームメイト関係」の土台だ。
七、容量：地面が足りないなら、空へ積む
車線の問題は解決したが、もう1つの問題がある。容量だ。5090は2GBのGDDR7を16個使い、合計は32GBしかない。一方、大規模モデルのパラメータだけで数百GB必要になる。ひと桁違う。平置き？インターポーザ上ではそもそも置けない。
大都市がそうするように、地面が足りなければ空へ積む。DRAMチップを12階建てのビルのように積み重ねる。
図12：DRAMのdieを層ごとに積み重ねると容量が倍々に増える。しかし新しい問題が出る。上階と下階で、どうやって水道や電気を通すのか？
八、TSV：ビルのエレベータの竪坑
これほど高い建物なら、上下階の間はどう通信する？答えはTSV（Through-Silicon Via、シリコン貫通ビア）だ。各層のチップに、縦に数千本の「エレベータの竪坑」を開ける。井戸の細さは？直径5マイクロメートルで、髪の毛の14分の1。これほど細い孔は、世界中のどんなドリルでも開けられない。だからプラズマ（aka 化学薬剤）で「かじる」しかない。
だがプラズマは言うことを聞かない。下へかじるのと同時に、左右へもかじるため、孔は球状にえぐれてしまう。エンジニアの解法がBoschプロセスで、3ステップの循環で記憶できる。かじる、塗る、叩く——
かじる（腐食）：プラズマが下へ少しずつ削る;
塗る（保護）：特フッ素樹脂（テフロン）の層を噴霧し、井戸の壁に防水塗料を塗るようにする;
叩く（轟撃）：垂直方向のイオンの雨が井戸底の塗膜を叩き割り、次の周回では下方向にしかかじれなくする。
これを繰り返し、層ごとにかじる→塗る（保護膜）→貫通を積み重ね、指定位置に到達するまで
図13：かじる、塗る、叩くを数百回繰り返して、まっすぐな深い坑道が掘り上げられる。坑道の壁に残る波のような「貝殻模様」は、循環の痕跡として残る歯形だ。
坑を掘った後は、まず気相成長で絶縁膜の層を作って銅とシリコンを隔離する。その後、ウェハ全体を硫酸銅の溶液に入れて電気めっきし、坑を銅で満たす。最後に、ウェハを裏面から9割削って、残りは30マイクロメートル。印刷用紙の3分の1だ。銅の柱が裏面から顔を出す――これで上下階の通信層がようやくつながった。
図14：裏面を30マイクロメートルまで薄く（右：印刷用紙の厚さとの比較）。各層のチップはすべてこの一連の工程を通す。
九、ビルを建てる2つの流派
いま12層の「床」を溶接する。層と層の間は微小なはんだボールで接続する――1つは花粉より小さく、1層に数千個、どれも1つたりとも傾いてはいけない。どうやってはんだ付けして積み重ねるかで、業界は2派に分かれる。
ビル全体を溶接してから、エポキシ樹脂を注入する――放熱が良く、歩留まりも良い；一方、層ごとに成膜して貼り合わせる。
図15：左、SKハイニックス――ビル全体をはんだで固めた後、エポキシの「コンクリート」（MR-MUF）を流し込む。右、サムスン/マイクロン――接着フィルムを敷き、層の「床板」を圧着（TC-NCF）。
ハイニックスの「コンクリート」の熱伝導は明らかに優れている。ビルが高くなり、熱がより集中するほど、層間材料の熱伝導がより価値を持つ。あの接着材料だけで、ハイニックスはNVIDIAの大口案件を取り込み、HBM市場のトップの座に座った。
十、完成品、そしてあなたが払う請求書
12層を重ねると1棟で36GB。8棟がGPUを囲み、1チップで288GB。4つのチップが1枚のボードに載り、1152GBで1TBを超える――これで図1に黄仁勲が手にしていたあのボードに戻ってきた。
代償は？1GBのHBMを作るのに、約3GB分の普通のメモリのウェハ生産能力が必要になる。HBMのチップはより大きい（TSVが面積を食う）、積層は歩留まりが連鎖して割引になるうえ、工程も生産ラインを専有する。世界中の工場はAIのためにビルを建てているので、普通のメモリモジュールは食べるものがなくなる。
図16：同じ工場の生産能力で、1GBのHBM ≈ 3GBのDDR5。これが今回のメモリ値上げの完全な仕組みだ。
だから、あなたがメモリスティックを買うときに余分に払うお金は、実はAIの家賃を建て替えているのだ。