TSMCのCoWoS先進パッケージングは、AIサプライチェーンで最も狭いボトルネックとなっている：リードタイムは52～78週間、生産能力稼働率は98%近くに達し、大手企業の注文はすべて停滞。解決策は、次世代パッケージング技術であるCoPoSの採用かもしれない。 （前回のあらすじ：オラクルが珍しくデータセンター「採算が取れない可能性」を告白、Oracleの6月の株価は40%暴落） （背景補足：日本が1兆円を投入：2040年までに18業界に1000万台のAIロボットを展開、人手不足を解消）
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TSMCのシェア6割超を占める先進パッケージング技術CoWoSは、物理的に回避できない形状問題に直面している。NVIDIAの次世代Rubin GPUのフォトマスク面積は現行仕様の5.5倍に達し、12インチの円形ウェハーから最大7セットしか切り出せず、実用上の歩留まりを考慮すると、しばしば4セットしか残らない。
そしてTSMCの答えは、円形ウェハーを大きくすることではなく、正方形に変えることだ。この転換は、今後5年間のAI演算能力供給速度を決定づける競争になるかもしれない。
CoWoS（Chip on Wafer on Substrate）は、TSMCが現在最も収益を上げている先進パッケージング技術だ。簡単に言えば、演算チップとメモリチップを円形のインターポーザー上に貼り付け、1つの完全なAIチップとしてパッケージングするものだ。
インターポーザーは高精度な変換基板のような役割を果たし、チップ間の高速通信を可能にする。材料はシリコンで、フォトマスクサイズは物理的な制約を受け、拡大が難しい。
問題は、ウェハーが円形である一方、フォトマスク（チップ露光時に一度に処理できる最大面積）がどんどん大きくなっていることだ。円形の端には、完全なチップを切り出せない広いスペースが残り、チップが大きくなるほどその無駄の割合が高まる。次世代GPUが現行アーキテクチャを踏襲する場合、1枚の円形ウェハーからパッケージングできる良品数はわずか一桁にまで減少する。
高出力AIチップは長時間稼働すると大量の熱を発生し、チップ、インターポーザー、基板の3つの材料の熱膨張係数が異なるため、冷却後の収縮量にばらつきが生じ、反り（warpage）の問題が発生し、パッケージング歩留まりを直接低下させる。
これらの制約が積み重なり、CoWoSはAIサプライチェーン全体で最も狭いボトルネックとなっている：リードタイムは52～78週間と、ロジックウェハーの12～18週間の3倍以上。生産能力稼働率は長期間95%～98%を維持し、需給ギャップは約2割に達する。
NVIDIA、Google、Amazonの注文はすべて満杯で、2026年末までにCoWoSの月産能力を14万枚に引き上げても、需要に追いつかない。
TSMCの解決策はCoPoS（Chip on Panel on Substrate）だ。平たく言えば、インターポーザーとしてのキャリアを円形ウェハーから矩形パネルに変更するものだ。短期的には310×310ミリメートルの基板に焦点を当てる。
重要なのは面積の使用効率だ。同じ材料でも、円形ウェハーからは1つのフラッグシップAIチップが4セットしかパッケージングできないのに対し、正方形パネルに変えると、控えめに見積もっても9～16セットが可能になる。同じパネル面積で、生産セット数が直接2～4倍になり、パッケージングテスト設備を増やさずに「目に見えない倍増」となる。
しかし、これは単に円形を正方形に切り出すだけの簡単な話ではない。正方形パネルの四隅はプロセス中に応力が集中しやすく、熱膨張の不均一が加わると、わずかなミスで基板が変形し、歩留まりが逆に低下する可能性がある。TSMCは、長期的な利益が短期的なプロセス調整コストを上回ると賭けている。
CoPoSの長期的な目標は、シリコンインターポーザーをガラス基板に置き換えることだ。
ガラスは重要な転換点となる。なぜなら、シリコンでは実現できないいくつかの特性を兼ね備えているからだ：より平坦で、面積が大きく、シリコンウェハーのフォトマスクサイズという物理的な天井を直接回避でき、信号損失も低く、より多くのメモリ層を積み重ね、より大きな演算チップを収容できる。TSMCが計画するロードマップによると、2029年にはフォトマスク倍率が14倍、演算能力が48倍向上し、単一パッケージに24個のHBM5Eを収容できるようになる。
しかし、ガラスの利点とリスクは表裏一体だ。硬く、脆く、熱衝撃に弱く、大面積加工中に割れると全滅し、歩留まりリスクは成熟したシリコンプロセスよりもはるかに高い。安定した量産が可能かどうかは、CoPoSの成否にほぼ直結する。
スケジュールとしては、TSMCは2025年に子会社の采惠（VisEra）に研究開発用生産ラインを構築済みで、2026年は材料と装置の検証の重要な年であり、早ければ6月に検証が完了する。2027年に試作段階に入り、2028年後半から2029年に本格的な量産を開始する。つまり、CoPoSが本格的に大量出荷されるまでには、少なくともあと3年は待つ必要がある。
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TSMCのCoWoS生産能力がフル稼働する中、新しいCoPoSパッケージング技術がどのようにAIチップの生産量を向上させるのか、その違いは何か？
TSMCのCoWoS先進パッケージングは、AIサプライチェーンで最も狭いボトルネックとなっている：リードタイムは52～78週間、生産能力稼働率は98%近くに達し、大手企業の注文はすべて停滞。解決策は、次世代パッケージング技術であるCoPoSの採用かもしれない。
（前回のあらすじ：オラクルが珍しくデータセンター「採算が取れない可能性」を告白、Oracleの6月の株価は40%暴落）
（背景補足：日本が1兆円を投入：2040年までに18業界に1000万台のAIロボットを展開、人手不足を解消）
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TSMCのシェア6割超を占める先進パッケージング技術CoWoSは、物理的に回避できない形状問題に直面している。NVIDIAの次世代Rubin GPUのフォトマスク面積は現行仕様の5.5倍に達し、12インチの円形ウェハーから最大7セットしか切り出せず、実用上の歩留まりを考慮すると、しばしば4セットしか残らない。
そしてTSMCの答えは、円形ウェハーを大きくすることではなく、正方形に変えることだ。この転換は、今後5年間のAI演算能力供給速度を決定づける競争になるかもしれない。
CoWoSの限界
CoWoS（Chip on Wafer on Substrate）は、TSMCが現在最も収益を上げている先進パッケージング技術だ。簡単に言えば、演算チップとメモリチップを円形のインターポーザー上に貼り付け、1つの完全なAIチップとしてパッケージングするものだ。
インターポーザーは高精度な変換基板のような役割を果たし、チップ間の高速通信を可能にする。材料はシリコンで、フォトマスクサイズは物理的な制約を受け、拡大が難しい。
問題は、ウェハーが円形である一方、フォトマスク（チップ露光時に一度に処理できる最大面積）がどんどん大きくなっていることだ。円形の端には、完全なチップを切り出せない広いスペースが残り、チップが大きくなるほどその無駄の割合が高まる。次世代GPUが現行アーキテクチャを踏襲する場合、1枚の円形ウェハーからパッケージングできる良品数はわずか一桁にまで減少する。
高出力AIチップは長時間稼働すると大量の熱を発生し、チップ、インターポーザー、基板の3つの材料の熱膨張係数が異なるため、冷却後の収縮量にばらつきが生じ、反り（warpage）の問題が発生し、パッケージング歩留まりを直接低下させる。
これらの制約が積み重なり、CoWoSはAIサプライチェーン全体で最も狭いボトルネックとなっている：リードタイムは52～78週間と、ロジックウェハーの12～18週間の3倍以上。生産能力稼働率は長期間95%～98%を維持し、需給ギャップは約2割に達する。
NVIDIA、Google、Amazonの注文はすべて満杯で、2026年末までにCoWoSの月産能力を14万枚に引き上げても、需要に追いつかない。
正方形での突破口
TSMCの解決策はCoPoS（Chip on Panel on Substrate）だ。平たく言えば、インターポーザーとしてのキャリアを円形ウェハーから矩形パネルに変更するものだ。短期的には310×310ミリメートルの基板に焦点を当てる。
重要なのは面積の使用効率だ。同じ材料でも、円形ウェハーからは1つのフラッグシップAIチップが4セットしかパッケージングできないのに対し、正方形パネルに変えると、控えめに見積もっても9～16セットが可能になる。同じパネル面積で、生産セット数が直接2～4倍になり、パッケージングテスト設備を増やさずに「目に見えない倍増」となる。
しかし、これは単に円形を正方形に切り出すだけの簡単な話ではない。正方形パネルの四隅はプロセス中に応力が集中しやすく、熱膨張の不均一が加わると、わずかなミスで基板が変形し、歩留まりが逆に低下する可能性がある。TSMCは、長期的な利益が短期的なプロセス調整コストを上回ると賭けている。
将来の可能性と変数
CoPoSの長期的な目標は、シリコンインターポーザーをガラス基板に置き換えることだ。
ガラスは重要な転換点となる。なぜなら、シリコンでは実現できないいくつかの特性を兼ね備えているからだ：より平坦で、面積が大きく、シリコンウェハーのフォトマスクサイズという物理的な天井を直接回避でき、信号損失も低く、より多くのメモリ層を積み重ね、より大きな演算チップを収容できる。TSMCが計画するロードマップによると、2029年にはフォトマスク倍率が14倍、演算能力が48倍向上し、単一パッケージに24個のHBM5Eを収容できるようになる。
しかし、ガラスの利点とリスクは表裏一体だ。硬く、脆く、熱衝撃に弱く、大面積加工中に割れると全滅し、歩留まりリスクは成熟したシリコンプロセスよりもはるかに高い。安定した量産が可能かどうかは、CoPoSの成否にほぼ直結する。
スケジュールとしては、TSMCは2025年に子会社の采惠（VisEra）に研究開発用生産ラインを構築済みで、2026年は材料と装置の検証の重要な年であり、早ければ6月に検証が完了する。2027年に試作段階に入り、2028年後半から2029年に本格的な量産を開始する。つまり、CoPoSが本格的に大量出荷されるまでには、少なくともあと3年は待つ必要がある。