IBMは木曜日、世界初のサブ1ナノメートルチップ技術を発表した。これは0.7ナノメートルノードの研究用プロトタイプで、爪の大きさのチップに約1000億個のトランジスタを搭載している。
この発表の中心は、IBMが「ナノスタック」と呼ぶ、ニューヨーク州アルバニーの半導体研究施設で開発された全く新しい3次元トランジスタアーキテクチャです。この設計は、トランジスタを2つの接着層に垂直に積層・千鳥配置し、超薄型の誘電体材料で分離しています。
このアプローチは、IBMが先駆け、業界全体で採用されたナノシート技術とは根本的に異なります。ナノシートは2次元で素子を縮小しましたが、ナノスタックは3次元で密度を高めます。
「私たちは単にトランジスタを小型化しているのではなく、劇的に高い性能とエネルギー効率を実現するためにチップの製造方法を再発明しています」と、IBM Researchのディレクター兼IBMフェローのJay Gambetta氏は述べています。
IBMが発表した技術成果（VLSI 2026で発表）は、2021年のIBMの2nmチップと比較して以下の通りです。
SRAMの改善は特にAIワークロードにとって重要です。オンチップメモリ帯域幅はAIアクセラレータの制限要因であり、SRAMスケーリングの向上により、チップ設計者は面積や消費電力を増やすことなく、より多くのメモリをプロセッサの近くに配置できます。
最新のプロセスノード番号は、もはや文字通りの物理的寸法に対応していません。IBMのナノスタック設計におけるトランジスタチャネル層の厚さは約5ナノメートル、つまり約15個のシリコン原子です。0.7nmという名称は、密度と性能世代を反映しており、チップ上のすべての素子の直接測定値ではありません。
IBMはこれを直接認めています。同社の立場は、ナノスタック方式は、すべての寸法を原子限界に近づけるのではなく、垂直方向に進むことでサブ1nmスケーリングに期待される実効的な利得を実現するというものです。
半導体業界は、従来の2次元微細化が量子トンネル効果、放熱、製造コストなどの物理的制約に直面する中、圧力が高まっています。純粋なリソグラフィ改善による利得のペースは鈍化しています。
IBMのアプローチは、3D逐次集積によって密度を追加することでこれに対処します。同社は、ナノスタックアーキテクチャがこの時点から少なくとも10年間の継続的なスケーリングを支えることができると予測しています。
TechinsightsのDan Hutcheson氏は、この開発により「ロードマップにさらに10年、15年が加わる」と述べています。
Intel、Samsung、TSMCなどの主要競合他社は、相補型FET設計を含む関連する3次元トランジスタ戦略を追求しています。IBMの発表は、サブ1nmの閾値における検証された経路の動作実証を示しています。
IBMは、Lam Research、Tokyo Electron、SCREEN Semiconductor Solutionsなどのパートナーとともにこの作業を行っています。アルバニーの施設には、ASML製の高開口数極端紫外線リソグラフィツールも設置される予定で、これは論理スケーリングの次フェーズに必要なシステムです。
IBMは別途、商用規模で量子ウェハーを製造することを目的とした独立した量子ファウンドリであるAnderonを設立する計画を発表しました。
ナノスタックチップは依然として研究用プロトタイプですが、IBMは、期待されるスイッチング性能を備えた機能的なCMOSインバータ動作を実証したことを確認しています。IBMは、早ければ5年後、つまり概ね2031年までの量産化の道筋を見ています。
この発表は、差し迫った製品リリースを示すものではありません。業界の次世代ハードウェアが実現可能な構造的基盤を持つことを示しています。
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IBM、ムーアの法則を延長する1000億トランジスタ搭載のサブ1ナノメートルチップを発表
IBMは木曜日、世界初のサブ1ナノメートルチップ技術を発表した。これは0.7ナノメートルノードの研究用プロトタイプで、爪の大きさのチップに約1000億個のトランジスタを搭載している。
新しいアーキテクチャ、単なる小型化ではない
この発表の中心は、IBMが「ナノスタック」と呼ぶ、ニューヨーク州アルバニーの半導体研究施設で開発された全く新しい3次元トランジスタアーキテクチャです。この設計は、トランジスタを2つの接着層に垂直に積層・千鳥配置し、超薄型の誘電体材料で分離しています。
このアプローチは、IBMが先駆け、業界全体で採用されたナノシート技術とは根本的に異なります。ナノシートは2次元で素子を縮小しましたが、ナノスタックは3次元で密度を高めます。
「私たちは単にトランジスタを小型化しているのではなく、劇的に高い性能とエネルギー効率を実現するためにチップの製造方法を再発明しています」と、IBM Researchのディレクター兼IBMフェローのJay Gambetta氏は述べています。
数字が示すもの
IBMが発表した技術成果（VLSI 2026で発表）は、2021年のIBMの2nmチップと比較して以下の通りです。
SRAMの改善は特にAIワークロードにとって重要です。オンチップメモリ帯域幅はAIアクセラレータの制限要因であり、SRAMスケーリングの向上により、チップ設計者は面積や消費電力を増やすことなく、より多くのメモリをプロセッサの近くに配置できます。
0.7nmというラベルに文脈が必要な理由
最新のプロセスノード番号は、もはや文字通りの物理的寸法に対応していません。IBMのナノスタック設計におけるトランジスタチャネル層の厚さは約5ナノメートル、つまり約15個のシリコン原子です。0.7nmという名称は、密度と性能世代を反映しており、チップ上のすべての素子の直接測定値ではありません。
IBMはこれを直接認めています。同社の立場は、ナノスタック方式は、すべての寸法を原子限界に近づけるのではなく、垂直方向に進むことでサブ1nmスケーリングに期待される実効的な利得を実現するというものです。
ムーアの法則の前進の道
半導体業界は、従来の2次元微細化が量子トンネル効果、放熱、製造コストなどの物理的制約に直面する中、圧力が高まっています。純粋なリソグラフィ改善による利得のペースは鈍化しています。
IBMのアプローチは、3D逐次集積によって密度を追加することでこれに対処します。同社は、ナノスタックアーキテクチャがこの時点から少なくとも10年間の継続的なスケーリングを支えることができると予測しています。
TechinsightsのDan Hutcheson氏は、この開発により「ロードマップにさらに10年、15年が加わる」と述べています。
Intel、Samsung、TSMCなどの主要競合他社は、相補型FET設計を含む関連する3次元トランジスタ戦略を追求しています。IBMの発表は、サブ1nmの閾値における検証された経路の動作実証を示しています。
アルバニー研究エコシステム
IBMは、Lam Research、Tokyo Electron、SCREEN Semiconductor Solutionsなどのパートナーとともにこの作業を行っています。アルバニーの施設には、ASML製の高開口数極端紫外線リソグラフィツールも設置される予定で、これは論理スケーリングの次フェーズに必要なシステムです。
IBMは別途、商用規模で量子ウェハーを製造することを目的とした独立した量子ファウンドリであるAnderonを設立する計画を発表しました。
量産までのタイムライン
ナノスタックチップは依然として研究用プロトタイプですが、IBMは、期待されるスイッチング性能を備えた機能的なCMOSインバータ動作を実証したことを確認しています。IBMは、早ければ5年後、つまり概ね2031年までの量産化の道筋を見ています。
この発表は、差し迫った製品リリースを示すものではありません。業界の次世代ハードウェアが実現可能な構造的基盤を持つことを示しています。