IBMが0.7ナノメートル「Nanostack」チップアーキテクチャを発表：密度は現在の世代の2倍、5年以内に量産

IBMは25日、世界初の0.7ナノメートルチップ技術を発表した。新たな「Nanostack」三次元ナノシート積層構造を採用し、1チップに約1000億個のトランジスタを集積。密度は2ナノメートル世代の2倍。IBMは早ければ5年以内に量産開始を見込む。
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半導体業界には目に見えない壁がある。トランジスタがどんどん小さくなり、原子レベルになると、量子トンネル効果が電流を「壁を通り抜けさせる」ようになり、従来の平面的な微細化の道はほぼ行き詰まっている。業界ではこのボトルネックを「プロセス微細化の終点」と呼ぶが、IBMはVLSI 2026研究大会で、この壁を迂回する新たな経路を見つけたと主張している。

トランジスタは縮小せず、積み重ねる

IBMが発表した「Nanostack」アーキテクチャの正式名称は「三次元ナノシート積層設計」（three-dimensional, nanosheet-based design）。簡単に言えば、トランジスタをより薄く平らにするのではなく、複数のトランジスタ層をブロックのように垂直に交差して積み重ね、各層で材料と性能を個別に最適化できるようにするものだ。

これは「ナノシート」技術の根本的なアップグレードである。ナノシート技術自体がIBMが前世代で発明した現在最先端のアーキテクチャであり、今やNanostackはその上にさらに次元を加える。IBMリサーチのディレクター、ジェイ・ガンベッタ氏は「我々は単により小さなトランジスタを作っているのではなく、チップの構築方法を再発明している」と述べた。

技術検証面では、IBMは3つの重要なテストを通じてNanostackの実現可能性を確認した。超薄膜誘電体ボンディングによるCMOS集積、デュアルチャネルエンジニアリングのデモ、そしてCMOSインバータの実際の動作である。後者は特に重要で、インバータはデジタル論理回路の最も基本的な演算ユニットであり、動作したことはこのアーキテクチャが実際の回路環境で実現可能であることを示している。

同じVLSI研究論文では、NanostackアーキテクチャによりSRAM面積が40%縮小することも示されている。AI推論時にはモデルの重みを大量に読み取る必要があり、SRAMが密であればあるほど、チップがAIワークロードを処理する効率が高まる。面積が40%縮小するということは、同じスペースにより多くのキャッシュを配置できるか、同じキャッシュ容量でより多くの消費電力を節約できることを意味する。

数字の背後にある対比の緊張感

今回の発表の規模感を理解するには、いくつかの数字を並べて比較する価値がある。

IBMが2021年に2ナノメートル技術を発表した際、「爪の上に500億個のトランジスタ」をマイルストーンとして宣伝した。今回の0.7ナノメートル世代では、同じ面積の数字を約1000億個に押し上げ、密度はほぼ2倍になった。ただし、ここでの「ナノメートルノード」は現代の半導体の文脈では正確な物理寸法ではなく、技術世代の呼称である。0.7ナノメートルはトランジスタの幅が実際に0.7ナノメートルであることを意味するのではなく、前世代と比較して密度、性能、効率の3次元で大幅に向上した世代のマークである。

性能次元：IBMの2ナノメートルチップと比較して、同じ消費電力で性能が最大50%向上。または逆に、同じ性能で消費電力が最大70%低減。長時間の大規模演算を必要とするAIトレーニングクラスターにとって、70%の電力効率の差は、電気代と冷却コストの大幅な削減に直接つながる。

時間軸次元：IBMは「早ければ5年以内」に量産の見込みと述べている。この表現自体にはかなりの余地があり、5年は楽観的なシナリオであり、実際の量産は歩留まり、サプライチェーン、顧客需要などの多くの変数に依存する。IBMは同時に、世界初の純量子コンピュータ用ウェハファウンドリ「Anderon」を設立する計画を発表しており、その研究開発力が複数の技術パスで並行して進められていることを示している。