τ スケーリング：華為がポストムーア時代のために設計した新しい成長エンジン

過去60年、半導体業界はトランジスタのサイズ縮小（ムーアの法則）によって進歩を推進し、ますます小さく、密度を高め、コストを低減してきた。

しかし今、その道は行き詰まっている：

7nm以下の工程の収益が急落

露光装置のコストが天井知らず

先進工程の単一チップ設計費用は10億ドル超

単一トランジスタのコストは下がらずむしろ上昇

華為の半導体チームは6年、381種類の量産チップを用いて新たな方向性を検証した：

サイズ競争ではなく、時間競争に切り替える。

τスケーリング理論（τ Scaling）を提唱：

「時間」をコアの最適化指標とし、全リンクで特性時間τを圧縮、トランジスタのスイッチング（ピコ秒）からデータセンターのタスク（秒）まで、12桁の数量級をカバー。

簡単に言えば：

以前は誰がより小さいかを競ったが、今は誰がより速く、遅延が低く、効率が高いかを競う。

一、τスケーリングとは何か？

τは各層の遅延 / 時間定数を指し、4層に分かれる：

トランジスタ：スイッチング速度

回路：信号伝送遅延

チップ：計算・メモリアクセス遅延

システム：エンドツーエンド通信同期時間

目標は全スタックでτを一緒に圧縮し、工程、回路、アーキテクチャ、システムを同一の指標で最適化し、バラバラにやらないこと。

二、スマホ端末への適用：LogicFolding（論理折りたたみ）

工程をアップグレードせずに、チップを垂直に積み重ね、超高精度のハイブリッドボンディングで重要パスを多層化し、いわばチップに「階層を重ねる」。

トランジスタ密度：1世代で155→238百万個/平方ミリメートル、55%向上

エネルギー効率：41%向上、主周波数は約13%アップ

SRAMの周波数：40%以上向上

麒麟2026年の主周波数は3.1GHzに到達、2029年には4GHzを目標。

三、AIデータセンターへの適用：全リンク遅延圧縮

AIクラスターのエネルギー消費の80%、コストの70%はデータ移動にかかり、核心は通信時間の圧縮。

1. 統一バス（Unified Bus）

複数層のプロトコルを排除し、リモートアクセス遅延を数十マイクロ秒から約100ナノ秒に圧縮、500倍高速化。

2. Hi-ONE光インターコネクト

単一モジュール8Tb/s、銅線を光ファイバーに換装、距離を1メートルから100メートルに拡大し、万カードクラスターに対応。

3. 3D Folding

2.5Dパッケージの「面積が急増、インターフェースが追いつかない」問題を解決し、メモリ、電源、光ポートを垂直面に移し、計算能力と同期して拡張。

予測：2035年までにAIハードウェアの集積度は100倍超に向上。

四、論理とメモリの再融合

初期のCPUとメモリは別々に進化してきたが、今やAI時代ではデータ移動が計算よりも重要となり、メモリと論理は密接に3D統合される必要がある。産業チェーンの発言権はメモリとパッケージに傾く。

五、残る課題

EDAツールは3D積層設計に適応させる必要がある。

ウエハ間の工程差異や垂直インターコネクトの損失を最適化。

新たなエネルギー効率やベンチマーク標準に対応。

結論

ムーアの法則のサイズ時代は終わり、時間スケーリングの時代が始まった。

最先端の露光装置に固執せず、3D積層、システムアーキテクチャ、インターコネクトの最適化によって、性能とエネルギー効率は引き続き向上できる。

これが今後10年間の半導体の核心路線となる。