動察 Beating 監測によると、華為は2026年のIEEE国際回路・システム学会ISCASでτスケーリング則を発表し、幾何スケーリングの代わりに時間スケーリングを提案し、チップと電子システムの進化に新たな道を模索している。 時間スケーリングのアプローチに基づき、華為はLogicFoldingアーキテクチャを導入し、2026年秋に発表される麒麟チップで初めてLogicFoldingアーキテクチャを採用することを発表した。 従来のムーアの法則はトランジスタの幾何学的サイズの縮小に依存しているが、高度な製造プロセスは物理的な限界とコスト・効果の低下に直面している。τスケーリング則の核心は、システム的に信号とデータの伝播時間を器件、回路、チップ、システム内で縮小し、性能、エネルギー効率、等価トランジスタ密度を向上させることである。 器件レベルでは、華為はトランジスタと配線の抵抗、寄生容量を最適化することで時間定数τを低減している。 回路レベルでは、LogicFoldingは従来の回路レイアウトの境界を打破し、重要パスの配線を短縮し、信号伝播の阻抗と容量の負荷を低減する。 チップレベルでは、ソフトウェア、アーキテクチャ、チップの協調設計により並列効率を向上させている。 システムレベルでは、UnifiedBusインターコネクションプロトコルがSuperPoD向けに統一メモリアドレス指定とネイティブメモリセマンティクスを実現し、システム通信遅延を低減している。 華為は、過去6年間でτスケーリング則に基づいて381種類のチップを設計・量産し、スマートフォンやAI計算などのシナリオをカバーしていると述べている。 同社は、2031年までにτスケーリング則に基づいて設計された高端チップのトランジスタ密度が14 Å、すなわち1.4 nmの工芸等価密度に達すると予測している。 華為が現在公開しているのは設計手法と路線目標であり、LogicFoldingの麒麟チップ上での独立した性能テストデータは提供していない。
ファーウェイはτスケーリング法則を提唱し、キリンチップは今年秋に初めてLogicFoldingを採用します
時間スケーリングのアプローチに基づき、華為はLogicFoldingアーキテクチャを導入し、2026年秋に発表される麒麟チップで初めてLogicFoldingアーキテクチャを採用することを発表した。
従来のムーアの法則はトランジスタの幾何学的サイズの縮小に依存しているが、高度な製造プロセスは物理的な限界とコスト・効果の低下に直面している。τスケーリング則の核心は、システム的に信号とデータの伝播時間を器件、回路、チップ、システム内で縮小し、性能、エネルギー効率、等価トランジスタ密度を向上させることである。
器件レベルでは、華為はトランジスタと配線の抵抗、寄生容量を最適化することで時間定数τを低減している。
回路レベルでは、LogicFoldingは従来の回路レイアウトの境界を打破し、重要パスの配線を短縮し、信号伝播の阻抗と容量の負荷を低減する。
チップレベルでは、ソフトウェア、アーキテクチャ、チップの協調設計により並列効率を向上させている。
システムレベルでは、UnifiedBusインターコネクションプロトコルがSuperPoD向けに統一メモリアドレス指定とネイティブメモリセマンティクスを実現し、システム通信遅延を低減している。
華為は、過去6年間でτスケーリング則に基づいて381種類のチップを設計・量産し、スマートフォンやAI計算などのシナリオをカバーしていると述べている。
同社は、2031年までにτスケーリング則に基づいて設計された高端チップのトランジスタ密度が14 Å、すなわち1.4 nmの工芸等価密度に達すると予測している。
華為が現在公開しているのは設計手法と路線目標であり、LogicFoldingの麒麟チップ上での独立した性能テストデータは提供していない。
これはAIのテスト時の計算拡張のようなものだ。