Intel Bertaruh pada "Varian Arsitektur 1.4nm"… Meninjau Pengiriman Daya Sisi Depan dan Sisi Belakang

Perusahaan manufaktur perangkat terintegrasi (IDM) Intel dilaporkan sedang mempertimbangkan, secara internal, sebuah arsitektur yang memanfaatkan pengiriman daya sisi depan dan sisi belakang untuk mengejar para pesaingnya pada node ultra-halus kelas 1.4nm. Menurut industri, Intel telah merencanakan untuk menerapkan "PowerDirect," teknologi pengiriman daya sisi belakang (BSPDN) saja, pada 14A, proses dasar kelas 1.4nm. Namun untuk proses lanjutan 14A2, dikatakan sedang meninjau pengenalan arsitektur "Dua Sisi" yang menggunakan sisi depan dan sisi belakang. Perubahan struktural ini terkait langsung dengan keterbatasan litografi (cacat stokastik) yang muncul saat pitch interkoneksi logam terendah (M0) yang dikejar Intel menyempit hingga sekitar 21nm.
Intel secara resmi telah mengumumkan rencana untuk meningkatkan kepadatan chip sebesar 1,3 kali lipat dibandingkan 18A yang ada untuk mengejar ketinggalan dengan TSMC N2/A14 dan Samsung SF2Z. Proses 14A menargetkan pitch M0 sekitar 28nm, tetapi melalui peningkatan setengah node, 14A2 dianalisis akan menurunkan pitch M0 menjadi 21nm. Dalam kasus ini, bahkan ketika litografi dilakukan dua kali (pola ganda), peningkatan kepadatan keseluruhan cukup besar sehingga ekonomi alat EUV High NA, yang harganya mencapai ratusan miliar won per unit, sebenarnya membaik.
Masalahnya adalah ketika jalur sirkuit menjadi sangat halus pada 21nm atau di bawahnya, resistansi interkoneksi meningkat secara eksponensial. Infrastruktur nano through silicon via (nTSV) yang awalnya dibangun untuk pengiriman daya sisi belakang tidak dapat menangani sendiri kepadatan arus yang diminta transistor, menghasilkan "IR drop" di mana tegangan turun tajam. Oleh karena itu, Intel dianalisis telah mengadopsi struktur hibrida yang mempertahankan jaringan pengiriman daya sisi belakang sebagai jalur utama sambil mengalokasikan kembali sebagian interkoneksi logam sisi depan kembali ke daya tambahan dan sinyal jam, untuk mengamankan margin daya yang menjadi tidak mencukupi karena batasan penskalaan dan litografi. Meskipun ada kekurangan dari kompleksitas interkoneksi yang lebih besar, ini dibaca sebagai "produk kompromi," variasi arsitektur mundur yang dilakukan untuk memeras spesifikasi proses 21nm.
Intel kekurangan waktu. Menurut peta jalannya, 14A dijadwalkan untuk menjalani produksi berisiko pada tahun 2028 dan memasuki produksi massal pada tahun 2029. Untuk itu, Intel berencana mendistribusikan versi 0.9 dari proses design kit (PDK) 14A kepada pelanggan eksternal pada bulan Oktober ini, dan sekarang menghadapi tugas untuk mengunci pesanan tetap dari pelanggan fabless utama dalam 18 bulan ke depan. Sebaliknya, pesaing TSMC telah mengamankan hasil yang stabil pada proses 2nm (N2) sepanjang tahun 2025 dan 2026, menyelesaikan masuknya pasar sesuai dengan jadwal peluncuran produk pelanggan terbesarnya, Apple. Selain itu, pada saat Intel memulai produksi berisiko 14A pada tahun 2028, TSMC berencana telah mengirimkan produk jadi 1.4nm (A14) yang sebenarnya ke pasar. Samsung Electronics juga berencana untuk mengkomersialkan "SF2Z," proses 2nm yang ditingkatkan dengan menerapkan pengiriman daya sisi belakang, pada tahun 2027. Senjata terbesar Samsung adalah kemahiran transistor Gate All Around (GAA) yang telah diasah sejak pertama kali mengadopsi struktur tersebut pada node 3nm.
Seorang pejabat industri menjelaskan, "Sementara Intel berjuang untuk mengamankan hasil karena memperkenalkan GAA dan BSPDN bersama untuk pertama kalinya pada 20A/18A, Samsung hanya melapisi pengiriman daya sisi belakang (BSPDN) di atas struktur GAA 2nm yang sudah terbukti, sehingga risiko teknisnya jauh lebih rendah."
$INTC