Akhir-akhir ini saya berdiskusi dengan orang tentang τ scaling (penyusutan waktu) Huawei, dan saya menemukan diskusi hanya berhenti di permukaan, tidak menyentuh esensinya, mungkin karena banyak teman tidak berlatar belakang EE, tidak tahu makna klasik simbol τ dalam rangkaian listrik.

Konstanta waktu yang pertama kali dipelajari di kelas rangkaian listrik adalah τ=RC, resistansi seutas kawat dikalikan dengan kapasitansinya adalah orde waktu yang dibutuhkan sinyal untuk melewati kawat tersebut. Semakin panjang kawat, semakin besar resistansi dan kapasitansi, semakin lambat sinyal.
Dalam kerangka ini, penyusutan geometri selama enam puluh tahun terakhir ditafsirkan ulang sebagai salah satu cara untuk mewujudkan penyusutan waktu. Transistor dibuat lebih kecil untuk memperpendek penundaan switching, sirkuit diatur lebih rapat untuk memperpendek interkoneksi logam dan mengurangi penundaan propagasi sinyal. Penyusutan geometri hanyalah alat, kompresi penundaan adalah tujuannya.
Teori Huawei ini adalah ketika penyusutan geometri tidak bisa berjalan lagi, gunakan cara lain untuk terus mengkompresi penundaan.
Kebetulan, makalah τ scaling oleh He Tingbo baru saja merilis v2 dua hari yang lalu, kontennya berubah dari 16 halaman menjadi 23 halaman. Saya membandingkan kedua versi, data dan kesimpulan tidak berubah, konten tambahan pada dasarnya merespons beberapa pertanyaan industri tentang v1. Ada tiga poin utama yang layak dibahas.
Yang paling penting adalah melengkapi bukti pengujian untuk pernyataan sebelumnya 'peningkatan efisiensi energi 41%'. Dalam v1, angka ini tidak memiliki baseline maupun kondisi pengujian, yang merupakan poin yang paling mudah dipertanyakan. v2 menambahkan tabel perbandingan yang lengkap.
Baseline-nya adalah Kirin 9030 Pro tahun 2025, kedua chip menggunakan node proses matang yang sama, perbedaan kuncinya adalah baseline menggunakan desain planar tradisional, sedangkan Kirin 2026 melipat jalur kritis ke dua lapisan wafer atas dan bawah.
Pelipatan memperpendek interkoneksi, menekan penundaan interkoneksi, kelebihan margin timing pada jalur kritis langsung dikonversi menjadi peningkatan batas atas frekuensi clock. Pada catu daya 1,1V, frekuensi maksimum mencapai 3,1GHz, 13% lebih tinggi dari baseline.
Sedangkan 'peningkatan efisiensi energi 41%' berasal dari titik kerja lain yang diatur secara khusus, tegangan diturunkan ke 0,9V, frekuensi diturunkan ke 2,5GHz, dibandingkan dengan baseline pada kinerja yang setara. Konsumsi daya terukur pada 25°C adalah 0,59 kali baseline.
Estimasi teoretis juga valid. Daya dinamis kira-kira sebanding dengan kuadrat tegangan. Penurunan tegangan catu daya sebesar 18%, hanya faktor kuadratnya memberikan sekitar sepertiga penurunan, ditambah penurunan frekuensi 9% dan pengurangan kapasitansi interkoneksi karena pelipatan, tepat berada di sekitar 0,59.
Jadi makna yang tepat dari peningkatan efisiensi energi 41% adalah pengurangan konsumsi daya pada kinerja yang setara. Intinya adalah menukar margin timing yang diperoleh dari pelipatan dengan pengurangan konsumsi daya. Peningkatan rasio efisiensi energi berasal dari pelipatan logika.
Selain itu, v2 juga menyertakan data bahwa setelah penumpukan dua lapis, kerapatan daya justru 5,6% lebih rendah dari baseline.
Bagian tambahan kedua menjawab pertanyaan yang paling sering diajukan oleh rekan sejawat: Penumpukan 3D sudah ada sejak lama, 3D V-Cache AMD dan Foveros Intel sudah diproduksi massal. Apa yang baru dari LogicFolding Anda?
Untuk memahami jawaban makalah, kita harus tahu bagaimana sinyal melewati antara dua lapisan chip, yaitu melalui titik ikatan antar lapisan, yang fungsinya mirip seperti lift yang menghubungkan lapisan atas dan bawah.
Sebelumnya, penumpukan 3D yang diproduksi massal memiliki pitch planar titik ikatan antara 9 mikrometer hingga puluhan mikrometer. Diperkirakan per milimeter persegi dapat menampung lebih dari sepuluh ribu koneksi, cukup untuk menghubungkan bus ke seluruh cache. Oleh karena itu, desain sebelumnya adalah memindahkan seluruh blok fungsional ke lapisan atas, misalnya AMD menumpuk seluruh cache di atas prosesor, kedua lapisan dirancang secara terpisah, dan dihubungkan melalui antarmuka di antaranya.
Namun di dalam chip, satu milimeter persegi berisi ratusan juta transistor. Ingin agar gerbang logika yang berdekatan ditempatkan satu di lapisan atas dan satu di lapisan bawah, kepadatan koneksi ini masih jauh dari cukup.
Kirin 2026 membuat pitch planar titik ikatan menjadi 1,5 mikrometer, 440.000 koneksi per milimeter persegi, kepadatannya hampir sama dengan kepadatan kawat logam lapisan teratas di dalam chip. Biaya untuk melewatkan satu kabel melintasi lapisan sudah hampir sama dengan melewatkan kabel di dalam lapisan logam chip.
Pada tingkat ini, dua wafer silikon secara sirkuit menyatu menjadi satu kesatuan. Alat EDA dapat memutuskan pada granularitas gerbang logika mana yang ditempatkan di lapisan atas dan mana di lapisan bawah, diserahkan ke algoritma untuk optimasi global. Kebebasan desain benar-benar berbeda dari sebelumnya.
Makalah juga menjelaskan mengapa tidak mengambil jalur yang lebih radikal, yaitu membuat lapisan perangkat langsung di atas lapisan perangkat lainnya. Jalur itu memiliki koneksi antar lapisan paling rapat, tetapi pembuatan lapisan kedua memerlukan suhu tinggi, yang akan merusak lapisan pertama yang sudah jadi. Saat ini produksi massal tidak memungkinkan.
Bagian ketiga adalah manajemen termal. Penumpukan vertikal secara signifikan meningkatkan kerapatan termal per satuan luas, dan jalur pembuangan panas wafer bawah terhalang oleh wafer atas. Ini adalah pertanyaan pertama yang tidak dapat dihindari dari penumpukan 3D, dan v1 tidak membahasnya secara mendalam.
v2 secara terbuka mengakui bahwa manajemen termal masih merupakan tantangan utama arsitektur LogicFolding. Solusi yang diberikan adalah partisi dan tata letak yang sadar panas, yaitu pada tahap desain, sirkuit berdaya tinggi dikeluarkan dari ruang lingkup pelipatan, dan secara struktural menghindari modul berdaya tinggi bertetangga dalam arah vertikal untuk mencegah penumpukan titik panas.
Apakah strategi ini merupakan kendala yang diterapkan secara manual oleh para insinyur, atau sudah menjadi proses otomatis yang tertanam dalam alat EDA internal, makalah tidak menjelaskannya. Hanya menyebutkan rantai alat multifisika secara eksplisit sebagai investasi paling penting dalam sepuluh tahun ke depan.
Dengan data terukur bahwa kerapatan daya pada titik kerja kinerja setara 5,6% lebih rendah dari baseline, masalah pembuangan panas mendapat respons positif. Namun metode penanganan ini pada dasarnya bersifat menghindar. Setelah jumlah lapisan tumpukan meningkat menjadi tiga atau empat lapisan, ruang pemilihan sirkuit yang dapat dilipat akan terus dikompresi oleh kendala termal. Makalah tidak membahas batas ini secara mendetail.
Selain itu, v2 juga menambahkan foto penampang mikroskopis antarmuka ikatan dua wafer silikon, dan secara eksplisit menyebutkan bahwa menggunakan ikatan hibrida wafer-on-wafer.
Spesifikasi ini layak dibandingkan dengan industri sejenis. Ikatan hibrida wafer-ke-wafer dengan pitch 1,5 mikrometer belum pernah digunakan pada chip logika produksi massal. SoIC TSMC saat ini memiliki pitch produksi massal 6 mikrometer, Foveros Direct Intel 9 mikrometer. Sungguh mengesankan.
Setelah membandingkan kedua versi makalah, saya masih memiliki dua pertanyaan. Yang pertama tentang peralatan: siapa pemasok peralatan ikatan dengan spesifikasi ini? Makalah hanya mengatakan itu adalah hasil pengembangan proses bertahun-tahun dari ekosistem lintas pemasok.
Yang lainnya tentang alat EDA: untuk merancang dua wafer silikon sebagai satu chip utuh, alat EDA yang ada di pasaran tidak bisa melakukan pekerjaan ini. Makalah mengakui hal ini, hanya mengatakan detail metodologi akan 'dipublikasikan dalam beberapa bulan'.
Namun dalam tabel frekuensi, Kirin generasi 2027 dengan 3,39GHz sudah ditandai memiliki chip fisik, menunjukkan bahwa alat ini sudah berjalan di internal Huawei, dan telah digunakan setidaknya untuk dua generasi produk.
Saya menduga bahwa EDA ini dibuat sendiri oleh Huawei. Selamat datang teman-teman yang mengetahui situasinya untuk berdiskusi.