SemiAnalysis membongkar Huawei Kirin 9030: proses pembuatan tidak berjalan lagi, lipat chip menjadi satu

Tulisan: Studi Tren Arus

Di bidang rekayasa terbalik semikonduktor, TechInsights telah menguasai selama puluhan tahun. Akhir pekan lalu, Dylan Patel dari SemiAnalysis secara resmi merilis laporan pembongkaran terbuka pertama dari laboratorium STEEL (Teardown Engineering & Evaluation Lab) miliknya, yang langsung menargetkan salah satu chip paling diperhatikan di dunia, Huawei Mate 80 Pro yang dilengkapi dengan Kirin 9030 Pro, menggunakan proses N+3 paling canggih dari SMIC.

Waktu yang menarik untuk dipikirkan. TechInsights sedang dijual melalui swasta, sementara pendapatan SemiAnalysis telah melampaui perusahaan besar lama ini. Dylan memilih untuk menunjukkan kekuatan di titik ini dengan sebuah laporan pembongkaran yang sangat teknis, lengkap dengan foto chip yang diambil langsung dari laboratorium di Oregon.

Judul laporan ini sendiri adalah sebuah bom: Jarak antar logam minimum (M0 pitch) dari SMIC N+3 hanya 32,5nm, lebih kecil dari 36nm yang digunakan oleh prosesor Panther Lake terbaru dari Intel dengan proses 18A.

SMIC, tanpa menggunakan mesin litografi EUV, mampu membuat jarak antar logam lebih kecil dari Intel?

Jika hanya melihat judulnya, berita ini cukup membuat seluruh dunia semikonduktor geger, tetapi SemiAnalysis sendiri dalam paragraf kedua laporan ini sudah meredamnya, menyebut ini sebagai "metrik yang dipilih secara selektif", sebuah indikator yang sengaja dipilih.

Artikel ini akan mengupas laporan pembongkaran ini,

Kepadatan yang menyamai, dengan biaya tinggi

Proses N+3 dari SMIC memang secara kepadatan transistor menyamai N6 dari TSMC.

Laboratorium STEEL melalui analisis cross-section menggunakan TEM (transmisi elektron mikroskop), mengukur densitas Bohr dari N+3 sebesar 113,4 MTr/mm², sedikit lebih tinggi dari N6 TSMC yang sebesar 107,7 MTr/mm². Tinggi unit dari N+2 yang 252nm diperkecil menjadi 228nm, jarak gate contact (CGP) dari 63nm menjadi 57nm. Angka-angka ini secara keseluruhan menunjukkan bahwa SMIC, tanpa EUV, mampu mencapai kepadatan logika setara proses 7nm dari TSMC melalui litografi DUV murni.

Apa biayanya?

Lapisan M0 dari SMIC menggunakan teknik pencitraan empat kali (SAQP), yaitu mencetak pola dari satu masker sebanyak empat kali proses untuk mendapatkan garis yang lebih halus. N6 dari TSMC di lapisan yang sama hanya membutuhkan pencitraan dua kali (SADP). Empat kali berarti jumlah masker yang lebih banyak, ketelitian pencetakan yang lebih tinggi, proses yang lebih kompleks, dan biaya yang jauh lebih besar.

SemiAnalysis langsung melihat biaya dari SAQP melalui gambar cross-section: kedalaman saluran M0 dari N+3 menunjukkan kontur yang jelas berbentuk trapesium terbalik (bagian bawah lebih sempit dari bagian atas), dan terdapat lapisan penghalang yang jelas menumpuk di dasar saluran. Bentuk ini meskipun membantu pengisian tembaga, tetapi pada jarak 32,5nm, kendali prosesnya menjadi sangat sulit.

Menggunakan analogi yang bisa dipahami trader: SMIC mencetak uang dengan denominasi yang sama, tetapi biaya cetaknya beberapa kali lipat dari TSMC, dan tingkat keberhasilannya pun lebih berisiko. Kepadatan sama, secara ekonomi sangat berbeda.

Kirin 9030: Menguras setiap inci wafer di bawah kondisi terbatas

Kemampuan desain chip dari Huawei HiSilicon adalah cerita dari dimensi lain.

Dilihat dari luas chip, Kirin 9030 hampir sama besar dengan generasi sebelumnya, 9020 (sekitar 140mm²), tetapi di dalamnya diisi lebih banyak komponen: CPU dari 1 core besar + 3 core menengah diupgrade menjadi 1 besar + 4 menengah, unit GPU dari 4 menjadi 6, NPU juga memiliki satu inti Tiny, dan semua cache diperbesar. Peningkatan kepadatan N+3 memungkinkan Huawei menampung lebih banyak unit logika dalam ukuran chip yang sama.

Dari segi performa, laboratorium STEEL mengutip data skor pengujian terbuka, dan memberikan posisi yang cukup jelas: performa GPU Kirin 9030 (Maleoon 935) secara kasar menyamai flagship tahun 2022, skor 3DMark WLE meningkat 70% dari generasi sebelumnya, sedikit melebihi Snapdragon 8+ Gen 1, tetapi jika dibandingkan dengan flagship Snapdragon 8 Elite Gen 5 saat ini, jaraknya sekitar 2,4 sampai 2,6 kali lipat.

Situasi CPU lebih menunjukkan masalah. Performa per clock dari core TaiShan Prime (IPC) kira-kira setara dengan Arm Cortex-X2, sebuah desain tahun 2021. Core M1 Firestorm yang dirilis Apple tahun 2020, IPC-nya masih 35% lebih tinggi. Core terbaru Apple M5 P, IPC-nya 60% lebih tinggi, dan performa absolutnya 2,7 kali lipat.

Akar perbedaannya bukan pada desain, melainkan proses pembuatan. Apple dan Qualcomm menggunakan proses TSMC N4 dan N3P, yang memiliki keunggulan fundamental dalam kurva tegangan-frekuensi: dengan luas yang sama, mereka mampu menampung lebih banyak transistor, dan dengan konsumsi daya yang sama, mampu beroperasi pada frekuensi lebih tinggi. Desain inti Huawei berada di level perusahaan terkemuka generasi sebelumnya, tetapi terjebak di proses manufaktur dua generasi sebelumnya.

Ketika proses tidak lagi mampu berkembang, Huawei bersiap untuk “melipatgandakan”

Bagian paling bernilai dari laporan ini adalah rencana Huawei yang dipublikasikan di konferensi ISCAS 2026 tentang hukum skala τ dan peta jalan LogicFolding.

Skala tradisional semikonduktor berkembang secara dua dimensi: memperkecil transistor dan memperhalus jalur logam. Hukum Moore telah berjalan selama puluhan tahun, intinya adalah melakukan hal ini. Sekarang Huawei mengusulkan τ scaling, yang memindahkan fokus dari ruang ke waktu, dengan inti mengurangi waktu perpindahan dan pemrosesan data, termasuk delay switching transistor, delay propagasi sinyal, serta delay komputasi dan penyimpanan.

LogicFolding adalah implementasi teknik dari teori ini. Secara sederhana, membagi satu modul logika menjadi dua lapisan atas dan bawah, disusun secara berhadapan, dan dihubungkan melalui sambungan hybrid dengan jarak yang sangat rapat. Keuntungan langsungnya adalah memperpendek jalur sinyal terpanjang. Dalam chip modern, sebagian besar konsumsi daya dan delay dihabiskan untuk menggerakkan jalur panjang dan buffer perantara. Dengan melipat logika secara vertikal, jalur kritis menjadi lebih pendek, frekuensi dapat ditingkatkan, dan konsumsi daya dapat dikurangi.

Huawei memberikan peta jalan yang agresif: frekuensi core besar Kirin 9030 adalah 2,75GHz, dan chip percobaan sudah mampu berjalan di 3,39GHz, dengan target mencapai 5GHz pada tahun 2031, sekaligus melalui stacking 3D untuk meningkatkan densitas setara hingga 295 MTr/mm², menyamai level 14A dari TSMC.

SemiAnalysis tetap waspada terhadap hal ini. Mereka menunjukkan bahwa cara perhitungan densitas Huawei berbeda dari pabrik kontraktor tradisional: densitas stacking 3D dihitung berdasarkan area paket, di mana banyak lapisan logika aktif disusun secara vertikal, sehingga angka yang didapatkan secara alami lebih tinggi. Jika menggunakan metode yang sama untuk menghitung AMD MI450X (lapisan atas N2 + lapisan bawah N3P), maka densitas teoritisnya bisa mencapai 460,2 MTr/mm², jauh melampaui target Huawei tahun 2031.

Namun, arah ini sendiri patut diperhatikan. Huawei menjalankan jalur ini, secara esensial, mengalihkan pekerjaan dari pabrik kontraktor ke perusahaan desain sistem. AMD V-Cache yang melakukan stacking 3D pada cache, dan AMD MI350X yang memindahkan IO dan interkoneksi ke chip bawah, Huawei berusaha lebih radikal lagi, dengan membagi satu blok logika menjadi bagian yang terpisah secara vertikal, yang merupakan tantangan tingkat lain secara rekayasa.

Perubahan aturan ekspor mengubah dimensi kompetisi

Kesimpulan akhir SemiAnalysis sangat lugas: pembatasan ekspor tidak menghentikan kemajuan chip China, tetapi mengubah jalur dan biaya kemajuan tersebut.

SMIC dengan proses N+3 membuktikan bahwa tanpa EUV, mereka mampu mencapai kepadatan logika setara N6. Tetapi jalan ini jauh lebih mahal, prosesnya lebih rumit, dan tingkat keberhasilannya lebih sulit dikendalikan. Semakin ke bawah, setiap langkah menambah kesulitan marginal: lebih banyak masker, ketelitian pencitraan yang lebih ketat, pencitraan berganda yang lebih mahal. Secara teori, N+4 bisa mencapai 137,8 MTr/mm² (menyamai N5 dari TSMC), dan N+5 jika menambahkan pasokan daya belakang, bahkan bisa mendekati HP dari Intel 18A. Tetapi setiap langkah menjadi lebih sulit, lebih mahal, dan toleransi kesalahan semakin kecil.

Sementara itu, proses N+2 dan N+3 dari SMIC sedang dialihkan ke Huahong, dan perusahaan desain seperti Alibaba Pingtouge dan Cambrian juga berpotensi mendapatkan manfaat. Pengetahuan manufaktur chip mulai menyebar dari satu pabrik kontraktor ke ekosistem, sehingga sanksi terhadap satu perusahaan menjadi semakin lemah efektivitasnya.

Di sisi desain, Huawei dan Universitas Beijing sudah mengembangkan prototipe alat EDA domestik untuk LogicFolding. Ini tidak berarti menggantikan rangkaian lengkap alat dari Synopsys dan Cadence, tetapi EDA domestik sedang berkembang ke arah "kolaborasi optimalisasi arsitektur-proses-paket".

Sebuah detail menarik: dalam pembongkaran, SemiAnalysis menemukan bahwa DRAM Kirin 9030 Pro berasal dari Samsung (K4L2E165YD, LPDDR5X-9600, node proses 1a), dan versi Pro Max 16GB muncul dengan kemasan dari Samsung dan ChangXin Memory (CXMT). Chip ChangXin terdeteksi diproduksi pada minggu ke-45 tahun 2025, dengan densitas proses yang setara dengan level 1z industri. Ini menunjukkan bahwa chip memori buatan China sudah mulai masuk ke rantai pasokan utama Huawei, meskipun prosesnya masih tertinggal satu sampai dua generasi dari Samsung dan SK Hynix.

Bagi investor, sinyal yang benar-benar penting adalah apakah jalur stacking 3D Huawei dapat mencapai ambang batas yang cukup untuk memenuhi kebutuhan di ponsel, AI inference, dan perangkat jaringan dengan biaya yang terkendali.

Jika tercapai, nilai strategis dari rantai pasokan ini akan mengalami penilaian ulang.