τ Skala: Mesin pertumbuhan baru yang dirancang Huawei untuk era pasca-Moore

Selama 60 tahun terakhir, industri semikonduktor terus mendorong kemajuan dengan memperkecil ukuran transistor (Hukum Moore), semakin kecil, semakin padat, biaya semakin rendah.

Tapi sekarang jalan ini tidak lagi bisa dilanjutkan:

Keuntungan proses di bawah 7nm merosot tajam

Biaya mesin litografi melambung tinggi

Biaya desain chip proses canggih lebih dari 1 miliar dolar AS per chip

Biaya per transistor tidak turun malah naik

Tim semikonduktor Huawei selama 6 tahun, dengan 381 chip produksi massal, menemukan arah baru:

Bukan bersaing di ukuran, tapi di waktu.

Mengusulkan teori skala τ (τ Scaling):

Menganggap “waktu” sebagai indikator optimisasi inti, memperkecil fitur waktu τ di seluruh rantai, dari saklar transistor (picosekon) hingga tugas pusat data (detik), mencakup 12 tingkat magnitudo.

Secara sederhana:

Dulu bersaing siapa yang lebih kecil, sekarang bersaing siapa yang lebih cepat, latensi lebih rendah, efisiensi lebih tinggi.

I. Apa sebenarnya τ Scaling?

τ adalah waktu tunda / konstanta waktu di setiap lapisan, terbagi menjadi empat lapisan:

Transistor: kecepatan saklar

Sirkuit: delay transmisi sinyal

Chip: delay komputasi, akses memori

Sistem: waktu sinkronisasi komunikasi end-to-end

Tujuannya adalah seluruh stack bersama-sama memperkecil τ, proses, sirkuit, arsitektur, sistem menggunakan satu set indikator untuk optimisasi, tidak lagi bekerja secara terpisah.

II. Implementasi di ponsel: LogicFolding (Pelipatan Logika)

Tanpa meningkatkan proses, menumpuk chip secara vertikal, menggunakan pengelasan campuran super presisi untuk membagi jalur kritis ke beberapa lapisan, seperti memberi “lantai bertingkat” pada chip.

Kepadatan transistor: dari generasi ke generasi meningkat dari 155 juta ke 238 juta per mm², peningkatan 55%

Efisiensi energi: meningkat 41%, kecepatan utama naik hampir 13%

Frekuensi SRAM: meningkat lebih dari 40%

Kirin 2026 targetkan kecepatan hingga 3.1GHz, tahun 2029 targetkan 4GHz

III. Implementasi di pusat data AI: Penekanan delay di seluruh rantai

80% konsumsi energi dan 70% biaya AI cluster berasal dari pemindahan data, inti utamanya adalah menekan waktu komunikasi.

1. Bus Terpadu (Unified Bus)

Menghapus protokol berlapis, mengurangi delay akses jarak jauh dari puluhan mikrodetik ke sekitar 100 nanosekon, 500 kali lebih cepat.

2. Hi-ONE Interkoneksi Optik

Per modul 8Tb/s, mengganti kabel tembaga dengan serat optik, jarak dari 1 meter menjadi 100 meter, cocok untuk cluster multi-kartu.

3. Folding 3D

Mengatasi masalah “luas area cepat bertambah, antarmuka tidak cukup” pada packaging 2.5D, memindahkan memori, pasokan daya, port optik ke bidang vertikal, dan memperluas kapasitas komputasi secara bersamaan.

Prediksi: Pada tahun 2035, tingkat integrasi perangkat keras AI akan meningkat lebih dari 100 kali lipat.

IV. Penggabungan ulang logika dan memori

Dulu CPU dan memori berkembang terpisah, sekarang di era AI, pemindahan data lebih penting dari perhitungan, memori dan logika harus diintegrasikan secara ketat secara 3D, kekuasaan industri beralih ke memori dan packaging.

V. Tantangan tersisa

Alat EDA harus menyesuaikan dengan desain tumpukan 3D

Perbedaan proses antar wafer dan kerugian interkoneksi vertikal harus dioptimalkan

Perlu standar efisiensi energi dan benchmark yang baru

Kesimpulan

Era ukuran berdasarkan Hukum Moore telah berakhir, era skala waktu telah dimulai.

Tidak perlu bergantung pada mesin litografi paling canggih, dengan tumpukan 3D, arsitektur sistem, dan optimisasi interkoneksi, performa dan efisiensi tetap bisa terus ditingkatkan.

Ini akan menjadi jalur inti semikonduktor selama 10 tahun ke depan.