من الذي يستحوذ على CoWoS؟

如果 كان اللحن الرئيسي في صناعة أشباه الموصلات خلال العقد ونصف السابق هو “قانون مور”، فإن أكثر الكلمات المفتاحية وضوحًا وصوتًا اليوم هي “التغليف المتقدم”.

مع اندفاع معلمات النماذج الكبيرة من مستوى عشرات المليارات إلى مستوى تريليونات، فإن الاعتماد فقط على تقليص العمليات لتعزيز القدرة الحاسوبية يقترب من الحدّ الفيزيائي. تحتاج شريحة ذكاء اصطناعي واحدة إلى استيعاب عدد هائل من وحدات الحساب وذاكرة عالية النطاق الترددي في الوقت ذاته، وهو ما لم يعد التغليف التقليدي ثنائي الأبعاد قادرًا على مواكبته. لذلك، صار مزيج HBM+CoWoS الذهبي — شبه الخيار الإلزامي تقريبًا — لمعظم شركات شرائح الذكاء الاصطناعي الرفيعة.

من شريحة GPU ضمن معمارية Blackwell لدى NVIDIA، إلى مُسرّعات سلسلة MI لدى AMD، وصولًا إلى شرائح التدريب المخصصة المطورة داخليًا لدى شركات السحابة — من يستطيع الحصول على سعة CoWoS كافية هو من سيتمكن فعلًا من تثبيت أقدامه في سباق قدرات الحوسبة للذكاء الاصطناعي.

بدأت “معركة اقتناص المواقع” حول طاقة تغليف CoWoS لدى TSMC بهدوء بين عمالقة الرقائق العالميين.

لماذا لا بد من CoWoS؟

CoWoS (Chip-on-Wafer-on-Substrate) هي تقنية تغليف متقدم 2.5D طورتها TSMC. ببساطة، لم تعد تقوم بلحام شريحة المعالجة والذاكرة مباشرة على الركيزة، بل عبر TSV (فتحات سيليكون مجهرية) عالية الكثافة ونقاط نتوء دقيقة (micro-bumps)، توضع شرائح الحوسبة مثل GPU/ASIC جنبًا إلى جنب على طبقة وسيطة (Interposer). ثم تتحقق الاتصالات عالية السرعة بين الشرائح عبر دوائر دقيقة وكثيفة داخل الطبقة الوسيطة، وأخيرًا يتم تغليفها بالكامل على الركيزة.

مصدر الصورة:大道至简不简单

لماذا القيام بكل ذلك؟ عرض الخطوط في لوحات الدوائر المطبوعة التقليدية PCB كبير جدًا، ما يحد من مسافة نقل الإشارة وسرعتها. غالبًا ما تحتاج شريحة GPU إلى الاتصال بعدة رقائق HBM في آن واحد، إذ تصل متطلبات النطاق الترددي إلى بضعة تيرابايت في الثانية (TB/s). ولا يمكن تحمل هذا الحجم الهائل من النقل إلا عبر الدوائر فائقة الدقة في طبقة وسيطة من السيليكون.

في 2011، طرحت TSMC رسميًا CoWoS. بعد عدة جولات من التطوير والتحديثات، تشكل حاليًا ثلاث فئات من الحلول: CoWoS-S (طبقة وسيطة سيليكون بالكامل)، وCoWoS-R (طبقة وسيطة RDL)، وCoWoS-L (جسر سيليكون موضعي + ركيزة عضوية). وتُعد CoWoS-L حاليًا الحل السائد: إذ تستبدل “جسر سيليكون موضعيًا” بدلًا من طبقة وسيطة كبيرة من السيليكون من قطعة واحدة، ما يقلل الاعوجاج والتكلفة، وفي الوقت ذاته يدعم مساحات تغليف أكبر وتكديس HBM بشكل أكثر.

وتتجلى المزايا الأساسية لهذه البنية بوضوح كبير:

• رفع النطاق الترددي: يتم ربط HBM وGPU عبر طبقة سيليكون وسيطة مباشرة، ويمكن أن يصل النطاق الترددي إلى عشرات المرات مقارنةً بـ DDR التقليدي، ما يعالج بالكامل مشكلة “جدار الذاكرة” في تدريب نماذج الذكاء الاصطناعي؛

• استهلاك طاقة أقل: يتم تقليص مسافة نقل الإشارة بشكل كبير، وينخفض استهلاك طاقة نقل البيانات بوضوح؛

• تكامل أعلى: يمكن لتعاون عدة شرائح Chiplet صغيرة مع عدة رقائق HBM داخل تغليف واحد أن يتجاوز قيود مساحة شريحة واحدة.

يمكن القول إنه دون CoWoS، ربما ما كان بالإمكان تدريب شرائح نماذج كبيرة اليوم ذات قيم تتجاوز مئات المليارات من المعلمات.

من الذي يتنافس على CoWoS؟

وفقًا لتوقعات مورغان ستانلي بناءً على دراسة عن سلسلة التوريد، تبلغ إجمالي متطلبات عملاء CoWoS الرئيسيين عالميًا من رقائق السيليكون الخاصة بـ CoWoS نحو 1.384 مليون شريحة في 2026، وترتفع إلى 2.682 مليون شريحة في 2027، أي ما يقرب من الضعف خلال عامين. وقد تحولت المشاركات في معركة السعة من مصنع GPU واحد إلى كامل سلسلة صناعة قدرات الحوسبة للذكاء الاصطناعي.

توقعات الطلب العالمي على سعة CoWoS حسب “العملاء الرئيسيين”

NVIDIA: لا تزال هي الشخصية الرئيسية، لكن حصتها تتزايد تمييعًا

ليس من الصعب ملاحظة أن NVIDIA ما زالت هي اللاعب الأبرز.

في 2026، يبلغ طلب NVIDIA على سعة CoWoS 780 ألف شريحة (千片)، وفي 2027 تقفز إلى 1.200 مليون شريحة، لتظل في المركز الأول. ومن Hopper إلى Blackwell وصولًا إلى معمارية Rubin الأحدث، ترتبط كل جيل من GPU بشكل عميق بعملية CoWoS-L لدى TSMC.

وفي الوقت نفسه، يُستخدم CoWoS-R في إنتاج Vera CPU لدى NVIDIA، ويتوقع أن يصل عدد الشحن إلى 5.75 مليون شريحة؛ ما يشير الطلب القوي إلى أن شحنات Vera CPU ستقترب من الضعف، وبالتالي يتجاوز احتياج CoWoS-R 100 ألف شريحة. أما CoWoS-S فيُستخدم لشرائح التبديل Quantum وSpectrum.

إجمالًا، تستحوذ NVIDIA لوحدها على أكثر من نصف سعة CoWoS لدى TSMC.

لكن تجدر الإشارة إلى أن حصة NVIDIA من الطلب الكلي ستنخفض من نحو 56% في 2026 إلى نحو 45% في 2027 — مع أن القيمة المطلقة ترتفع، إلا أن النسبة تتعرض للتخفيف. وهذا يعني أن شكل سوق CoWoS يتجه من “هيمنة NVIDIA الواحدة” إلى تواجد عدة قوى قوية.

AMD: أكبر مفاجأة في 2027، تتسابق لتلحاق بـ NVIDIA مباشرة

إذا كانت NVIDIA هي الملك في المخزون، فإن AMD هي أقوى مطاردة.

في 2026، تبلغ سعة CoWoS لدى AMD 130 ألف شريحة فقط، لكنها تقفز في 2027 إلى 530 ألف شريحة. وتكاد الزيادة البالغة 400 ألف شريحة تطابق زيادة NVIDIA (442k). وتأتي القوة الدافعة الأساسية من زيادة انتشار شرائح خوادم AI لدى AMD ضمن سلسلة MI، إضافة إلى التبني الواسع لبنية 3D V-Cache وChiplet، ما يدفع طلب AMD على CoWoS إلى أن يتضاعف أكثر من ثلاث مرات خلال سنة واحدة (بنمو 307%).

ووفقًا لمعلومات، تتمثل منتجات AMD الرئيسية في 2027 في MI455، وفي نهاية العام يُنتظر إنتاج MI500 بكميات محدودة (Arcadia). وبالنسبة لمجال معالجات AMD Venice CPU، تعتمد AMD أساسًا على تقنيات CoWoS غير التابعة لـ TSMC مثل ASE/SPIL وAmkor. إذ تقفز السعة من 50 ألف شريحة إلى 270 ألف شريحة، ما يقابل إنتاجًا متوقعًا يبلغ 6.75 مليون شريحة CPU، ويُعزى ذلك بشكل رئيسي إلى طلب Agentic AI.

ومن المثير للاهتمام أن طلب 10k من Xilinx — الذي تم الاستحواذ عليه بواسطة AMD — يبقى ثابتًا دون تغيير. وهذا قد يوضح أن النمو بالكامل تقريبًا جاء من انفجار خط منتجات AMD الخاصة؛ يبدو أن خط منتجات FPGA بلغ تشبعًا في طلب CoWoS، أو أن المسار التقني تحول إلى أساليب تغليف أخرى.

Broadcom: نمو ثابت لشرائح الشبكات

في 2026، تبلغ متطلبات سعة Broadcom 300 ألف شريحة، لتكون ثاني أكبر جهة طلب بعد ذلك؛ وفي 2027 يُتوقع أن ترتفع إلى 484 ألف شريحة (بنمو 61% على أساس سنوي)، لتتجاوزها AMD وتحتل المركز الثالث.

وعلى عكس الشريحتين السابقتين، فإن المنتج الأساسي لدى Broadcom ليس GPU، بل شرائح تبديل شبكية عالية المستوى. يؤدي تسارع الطلب من عناقيد الذكاء الاصطناعي على مُبدلات 800G و1.6T إلى دفع سلسلة Tomahawk لدى Broadcom للانتقال بالكامل إلى تغليف متقدم من CoWoS. كما تساعد Broadcom في تصميم وأعمال صبّ (foundry) شرائح TPU v7 (Ironwood) وv8i (SunFish) لدى Google، وتستهلك هذه العمليات أيضًا سعة CoWoS.

MediaTek: ظهور مفاجئ

قفزت سعة CoWoS لدى MediaTek من 40 ألف شريحة إلى 180 ألف شريحة، أي نمو 350%. ويُعد هذا الانفجار هو أكثر نقطة غير متوقعة في القائمة: شركة عملاقة تقليديًا في شرائح الهواتف تتجه بقوة إلى سوق مُسرّعات الذكاء الاصطناعي. تبدأ شرائح ASIC في السحابة والحافة في اعتماد CoWoS على نطاق واسع، حيث جاء معدل نموها في المرتبة الأولى بين جميع العملاء الرئيسيين.

ويكشف أحد المزودين أن أعمال ASIC لدى MediaTek تنبع أساسًا من شريحة Google TPU v8t (ZebraFish)، ما يتوقع ارتباطه بشحن 3.6 مليون شريحة.

AWS: صعود تدريجي لشرائح المطورَة ذاتيًا

ينمو مجموع خطّي شرائح AWS المطورَين ذاتيًا (Annapurna وAlchip) من 88 ألف شريحة إلى 126 ألف شريحة، ما يعكس استمرار التكرارات في شرائح Trainium للتدريب وInferentia للاستدلال. وهذا يمثل قرارًا لدى شركات السحابة بالتحرر من الاعتماد على مورد GPU واحد، لكن وتيرة النمو تظل أكثر اعتدالًا مقارنةً بأعلى المزودين.

Marvell وGUC: تدفق ASIC مخصصة تحت السطح

تنمو Marvell من 17 ألف شريحة إلى 64 ألفًا، وتزيد GUC من 14 ألفًا إلى 60 ألفًا، بمعدلات نمو بلغت 276% و329% على التوالي. ويعكس هذا القفز لدى هاتين الشركتين اتجاهًا: سوق ASIC للذكاء الاصطناعي المخصص ينفجر فعليًا. إذ تستهلك أعمال Marvell في شرائح DPU وشرائح شبكات الذكاء الاصطناعي، إضافة إلى أعمال التصميم لشركة创意电子 (GUC) في ASIC، سعة CoWoS بكميات كبيرة.

ومع اختيار عدد متزايد من شركات الإنترنت تصميم شرائح ذكاء اصطناعي داخلية، فإنها تحتاج إلى خدمات شركات التصميم للتواصل مع سعات التغليف لدى TSMC.

Cisco: تباطؤ نمو في المسار التقليدي

حجم Cisco ونموها أصغر نسبيًا؛ إذ لا تتجاوز متطلبات CoWoS لديها 5 آلاف شريحة ثم ترتفع إلى 6 آلاف فقط، ما يعكس أن أجهزة الشبكات التقليدية وFPGA في الفئة المتوسطة والمنخفضة لا تساهم بشكل كبير في طلب CoWoS عالي المستوى. وقد بدأ هذا الجزء من السوق يتعرض للضغط تدريجيًا بسبب الطلب المرتبط بالذكاء الاصطناعي.

وبشكل عام، يتغير هيكل طلب CoWoS بعمق:

• معسكر GPU للذكاء الاصطناعي هو الأساس: NVIDIA + AMD + Broadcom تستحوذ على غالبية السعة؛

• ASIC وشرائح الشبكات هي الزيادة الجديدة: تستفيد MediaTek وMarvell وGUC من طلب شرائح تبديل AI وشبكات عالية السرعة واتصالات فائقة، ويتضاعف الطلب على التغليف، مع نمو يفوق بكثير متوسط نمو القطاع؛

• شرائح المطورين ذاتيًا لدى شركات السحابة هي متغير طويل الأجل: رغم أن الحجم الحالي لا يزال غير كبير، فإن شركات السحابة مستمرة في توسيع قدرات إنتاج شرائح نماذج كبيرة ذاتية التطوير، وهو ما يعكس أيضًا اتجاه لا مركزية سلسلة توريد الحوسبة؛

• FPGA/أجهزة شبكات تقليدية: يتباطأ طلب Xilinx وCisco، ولا يجلب نشاطهم التقليدي تأثيرًا كبيرًا على CoWoS عالي المستوى.

ومن منظور إجمالي السوق، تبلغ متطلبات سعة CoWoS لدى العملاء الرئيسيين عالميًا 1.384 مليون شريحة تقريبًا في 2026 (كإجمالي)، وتصل إلى 2.682 مليون شريحة تقريبًا في 2027 (كمجموع)، بزيادة إجمالية تقارب 94%. وخلال عامين، تقفز متطلبات رقائق CoWoS العالمية إلى ما يشبه الضعف، ما يؤكد تقدير مورغان ستانلي للنمو المرتفع في سوق التغليف المتقدم.

عندما يزاحم جميع اللاعبين على المسار نفسه، تظهر بطبيعة الحال مشكلة نقص السعة.

عنق الزجاجة في السعة: TSMC تعمل بسرعة كافية… لكن ليس كفاية

أدركت TSMC القيمة الاستراتيجية لـ CoWoS مبكرًا، لذلك بدأت في توسيع السعة بشكل محموم.

وفقًا لبيانات منشورة، كانت الطاقة الإنتاجية الشهرية لـ CoWoS نحو 10 آلاف شريحة فقط في 2022، وارتفعت بحلول 2025 إلى ما يقترب من 70 ألف شريحة. ومع قيام TSMC وشركائها بتوسيع القدرات بنشاط، يُتوقع أن تصل قدرة CoWoS الشهرية لدى TSMC في 2026 إلى 120 ألف إلى 140 ألف شريحة رقائق — رقم قياسي— بينما ترتفع في 2027 إلى 170 ألف شريحة شهريًا (وبحسب بعض الخطط، قد تصل إلى 200 ألف شريحة شهريًا بنهاية 2027). ويتمحور التوسع أساسًا حول مناطق تينان (台南) وجيايي (嘉义)، مع حجم توسع يتجاوز بكثير المستوى السابق.

وفي الوقت الذي توسع فيه TSMC سعة CoWoS، تعمل أيضًا على تطوير تقنية التغليف على مستوى اللوحات CoPoS (Chip on Panel on Substrate) المتقدمة. ومن المتوقع أن تكتمل عملية تجربة خطوط تجريبية في يونيو 2026، مع إمكانية تحقيق الإنتاج الضخم في وقت مبكر من 2028-2029 للتعامل مع متطلبات تغليف الرقائق ذات الأحجام الأكبر.

وبعيدًا عن TSMC، تتوسع جهات أخرى أيضًا: يُتوقع أنه بحلول نهاية 2027، ستوسع جهة ما غير TSMC (ASE/SPIL وAmkor وغيرها) سعة CoWoS إلى 80 ألف شريحة شهريًا (80kwpm). ومن بينها، سترتفع ASE/SPIL من 30kwpm بنهاية 2026 إلى 50kwpm، كما سترتفع Amkor من 20kwpm إلى 30kwpm. وتتركز هذه التوسعات على CoWoS-L وCoWoS-R.

يتضح أن هيكل التوريد في القطاع بدأ يتحول من سيطرة TSMC على نقطة واحدة إلى توسيع متزامن بين صبّ الرقائق وشركات التغليف والاختبار. وتقدّر UBS أن السعة الشهرية في قطاع CoWoS سترتفع من 160 ألف شريحة بنهاية 2026 إلى 250 ألفًا بنهاية 2027. وبنمو سنوي يقارب 56%. وتستند موجة التوسع هذه إلى أن Rubin وAMD Venice وGoogle TPU وAmazon Trainium تعمل في الوقت نفسه على زيادة متطلبات التغليف.

وفي الوقت ذاته، خلال السنوات الخمس المقبلة، ستستمر TSMC في تطوير CoWoS بوتيرة “تكبير حجم الإنتاج سنويًا” لدمج منطق أكثر وHBM أكثر. ففي 2026، قامت بإنتاج أكبر حجم عالمي لأقنعة CoWoS بحجم أكبر بـ 5.5 مرات من السابق، مع معدل عائد يتجاوز 98%. ومن المتوقع أن يدخل CoWoS بحجم أقنعة مضاعفة 14 مرة — لدمج 20 شريحة من HBM — الإنتاج في 2028، بينما النسخة التي يمكنها دمج 24 شريحة HBM وبحجم أقنعة أكبر من 14 مرة ستكون جاهزة بحلول 2029.

تكشف معلومات من سلسلة التوريد أن ليس فقط طلب CoWoS قويًا، بل إن وتيرة SoIC وCoPoS لدى TSMC أيضًا سريعة، ما يرفع “وضوح فترة طلبات” سلسلة توريد المعدات إلى 2030 مباشرة. فعلى سبيل المثال، تستمر قدرة SoIC لدى TSMC في التوسع. إذ كان التقدير السابق أن تبلغ القدرة الشهرية في 2027 حوالي 10 آلاف شريحة، لترتفع إلى 20 ألف شريحة، ثم انتشرت معلومات أحدث عن رفعها إلى 50 ألف شريحة، حيث قامت NVIDIA بحجز سعات كبيرة.

لكن السعة الجديدة ستواجه بسرعة “بركة أوامر” أكبر.

وفق حسابات UBS، سيرتفع إجمالي الطلب على سعة CoWoS من 1.307 مليون شريحة في 2026 إلى 2.475 مليون شريحة في 2027 (وهو ما يتوافق مع توقع مورغان ستانلي المذكور أعلاه عند 2.682 مليون شريحة). وبتحسن سنوي يقارب 89%، وهو أسرع بوضوح من نمو القدرة الشهرية للصناعة في نفس الفترة.

مصدر الصورة: UBS

وبحسب ما كشفته سلسلة التوريد، فإن فجوة العرض والطلب في الوقت الحالي تبلغ نحو 20% من نقص السعة، ومن المتوقع أن تنكمش إلى حوالي 10% فقط بحلول نهاية 2026. وتذهب حسابات جهة أخرى إلى أن فجوة السعة في 2027 قد تتوسع إلى نحو 700 ألف شريحة، بما يفوق 30%.

وأشار موردون في سلسلة التوريد إلى أنه حتى لو رُفعت السعة الشهرية لـ CoWoS إلى 200 ألف شريحة أو أكثر، فمن الصعب تلبية احتياجات جميع طلبات العملاء، فضلًا عن المخاطر القائمة مثل التوسع، والاحتكار، والتصنيع داخل الولايات المتحدة. وقد حوّل كثير من العملاء بالفعل من حالة الاعتماد شبه الكامل على TSMC إلى وضع日月光 و矽品科技 وAmkor وغيرهم ضمن قائمة “الطلبات القابلة للانتشار”، لإنشاء مسار توريد ثانٍ للتغليف المتقدم.

ومن جهة أخرى، توجد أسباب إضافية تجعل سرعة التوسع لا تواكب الطلب. فمن ناحية، ترتفع عتبة العمليات: إذ يتضمن CoWoS عدة عمليات دقيقة مثل طبقة سيليكون وسيطة كبيرة الحجم، وثقوب TSV، وعمليات ربط نقاط النتؤ الدقيقة. وتحتاج الزيادة في العائد إلى وقت. ومن ناحية أخرى، فإن سلسلة توريد المعدات طويلة؛ إذ إن مواعيد تسليم آلات الربط (bonders) وأجهزة القياس والكشف المطلوبة للتغليف المتقدم قد تمتد لأكثر من سنة. ولا يكفي المال لتوسيع السعة فورًا. كذلك، يرتبط CoWoS وHBM غالبًا بعلاقة حتمية في التوريد. فإذا كانت قدرة SK海力士 وSamsung على إنتاج HBM لا تواكب، فلن تتمكن حتى سعة CoWoS الأكبر من تحقيق شحن فعلي.

ويؤدي ذلك إلى وضع محرج: ظلّت قدرة CoWoS لدى TSMC في حالة تشغيل بكامل الطاقة طوال الفترة 2024-2026، بل وصلت رؤية توفر الشحنات حتى 2027.

في مثل هذه الحالة، يضطر مصنعو الشرائح الكبار إلى التفاوض مع TSMC قبل سنة أو أكثر لتأمين السعة، بل ظهرت حتى “قواعد غير مكتوبة” على مستوى الصناعة بخصوص أولوية “الاستحواذ على السعة”.

وهناك عامل آخر يجب الانتباه إليه: مع ارتفاع طلب CoWoS، تتزايد أيضًا الضغوط على عمليات التصنيع الأمامية المتقدمة (front-end advanced process).

تشير UBS إلى أن نسبة منتجات الذكاء الاصطناعي السحابية ضمن طلب TSMC على N3 سترتفع من 35% في 2026 إلى 72% في 2027، وبمتوسط استغلال للقدرة الإنتاجية خلال سنتين يقارب 108% و109% على التوالي. يجب على Rubin وVera CPU وGoogle TPU وTrainium أولًا الحصول على رقائق N3 قبل دخول مرحلة CoWoS.

وخلال هذا المسار، تتغير بنية العملاء بسرعة أيضًا. ومن المتوقع أن ترتفع حصة NVIDIA ضمن سعة N3 لدى TSMC من 10% في 2026 إلى 30% في 2027، كما ترتفع حصة Broadcom من 10% إلى 16%. وفي الفترة نفسها، ينخفض نصيب Apple من 38% إلى 14%. فرغم استمرار الطلب من الإلكترونيات الاستهلاكية، فإن الذكاء الاصطناعي السحابي يزيد بوضوح من استهلاك سعة كل من التصنيع المتقدم والخطوط الخلفية للتغليف.

لذلك، تعتمد قدرة توريد CoWoS على ما إذا كانت هذه الحلقات جميعًا ستتمكن من التوسع التدريجي بنمط واحد.

في نهاية 2027، الهدف البالغ 250 ألف شريحة من السعة الشهرية يتطلب أن تتحقق في الوقت ذاته: إمدادات رقائق العمليات المتقدمة، العائد في سلسلة OSAT كاملة، وتسليم معدات الربط والقياس، فضلًا عن انتظار تزويد Rubin وVenice وTPU بحجم إنتاج وفق الخطة. ومع انتقال الطلب إلى عملاء أكثر، سيتخلص CoWoS من الاعتماد على دورة GPU واحدة، لكنه في المقابل سيزيد تعقيد تركيبة المنتجات وجداول التوريد.

وفي الآونة الأخيرة، تردد في الصناعة صوت مفاده أن TSMC حتى الآن لم تحدد تخصيص الطلبات لدى موردي المعدات. وبالنسبة للموردين، فهم “لا يزالون ينتظرون دون يقين”، ويخافون من أن يؤدي عدم الوضوح إلى أجواء خفض الأسعار والمنافسة على الطلبات. كما أن مدة ما بين طلب المعدات وبين الإنتاج والشحن — على الأقل 7 إلى 9 أشهر — ما يجعل الصناعة قلقة من احتمال تعذر التسليم في الموعد.

إضافةً إلى ذلك، فإن مشكلة “العقد التقنية والتكلفة” أشد تعقيدًا من مشكلة السعة.

يُقال إن طبقة السيليكون الوسيطة التي تعتمد عليها CoWoS تواجه ثلاث مشكلات: ارتفاع التكلفة، وحدود في الحجم، وسهولة حدوث الاعوجاج. إذ تبلغ تكلفة الشريحة الواحدة من طبقة وسيطة سيليكون مقاس 12 بوصة أكثر من 100 دولار، وتشكل أكثر من نصف تكلفة التغليف الإجمالية. وخصوصًا مع تكبير شرائح الذكاء الاصطناعي باستمرار — إذ وصلت مساحة تغليف NVIDIA B200 إلى 3 إلى 4 أضعاف حد التحمل على شريحة وسيطة واحدة — أصبحت مشكلة الحجم في طبقة السيليكون الوسيطة صعبة التجنب. وفي الجيل التالي من Rubin GPU، سيكون الحجم أكبر؛ ولا يمكن التعامل معه إلا عبر “جسر سيليكون موضعي + ركيزة عضوية” كحل طارئ.

إنباء بأن Intel وSamsung “تشحذان السكاكين”

إن ضيق سعة CoWoS يوفر أيضًا فرصًا للمنافسين.

لا تمثل CoWoS الإجابة الوحيدة لتغليف 2.5D؛ إذ تسرّع المنافسون في وضع بدائلهم الخاصة. وبالأخص في مجال التصنيع المتقدم، حيث خاضت Intel وSamsung معارك سنوات طويلة، فإن وجود هذه الكعكة السوقية الضخمة في التغليف المتقدم إلى جانب فجوة السعة دفعهما إلى “شحذ السكاكين”.

EMIB وFoveros لدى Intel

تمتلك Intel مصفوفة تقنيات تغليف 2.5D/3D الخاصة بها.

ومن بينها، تنشط تقنية EMIB (Embedded Multi-die Interconnect Bridge) في اقتناص الحصة السوقية. وبخلاف CoWoS، تستبدل EMIB طبقة وسيطة كاملة الحجم بجسر سيليكون موضعي ضمني، ما يحقق اتصالًا عالي السرعة موضعيًا بين الشرائح (dies) مع عائد أعلى وتكلفة أقل بكثير.

مصدر الصورة:岐人复盘

وبالمقارنة مع CoWoS، فإن حجم السيليكون المستخدم في EMIB لا يتجاوز 1/3 إلى 1/5 منها، وتنخفض تكلفة الشريحة الواحدة بنسبة 30% إلى 50%. وتُظهر EMIB-M دعمًا بأقنعة بحجم أكبر 6 أضعاف، ومن المتوقع أن تصل إلى 8-12 ضعفًا في 2026-2027. كما يقل خطر عدم تطابق التمدد الحراري، وتقل مشكلة الاعوجاج، وقد تجاوز العائد 90%.

وتتطور عملية EMIB باستمرار:

• EMIB (الجيل الأول): جسر سيليكون أساسي، موجه لتكامل غير متجانس بين CPU + GPU/HBM عمومًا.

• EMIB-M (Matrix): مصفوفة جسور متعددة. حجم أقنعة حاليًا 6 أضعاف، وهدف 8-12 ضعفًا في 2026-2027 لاستهداف شرائح AI عالية الحجم جدًا متعددة الشرائح (chiplets).

• EMIB-T (Through-Silicon Via): دمج الجسور في TSV لتحقيق تغذية طاقة رأسية. يتم تمرير الطاقة والإشارات من سطح أسفل التغليف مباشرة إلى الشريحة، ما يحد من تداخل الضوضاء بين DC/AC، ويتماشى مع المتطلبات الصارمة لدوائر تسريع AI وشرائح مراكز البيانات من حيث النطاق الترددي واستهلاك الطاقة. وقد ارتفع العائد في المراحل اللاحقة إلى أكثر من 90%.

• EMIB + ركيزة زجاجية: الإطلاق في بداية 2026، بتغليف عملاق بحجم 78×77mm (ضعف حجم القناع القياسي)، و”تكديس 10-2-10” (لبّ زجاجي بسماكة 800μm + RDL عشر طبقات في الأعلى وأسفل = 20 طبقة دائرة). وموجه للحوسبة عالية الأداء و”سيرفرات AI”.

مصدر الصورة:岐人复盘

وعلى مستوى تقدم السوق، حققت تغليف EMIB-T لدى Intel في 2026 بالفعل طلبات لشريحة TPU الجيل التالي لدى Google. كما تخطط NVIDIA لإدخال EMIB في GPU الجيل التالي Feynman. كذلك تنوي Meta اعتمادها ضمن CPUs في 2028. وتتعاون SK海力士 مع Intel لاختبار EMIB لتقليل الاعتماد على CoWoS.

وفي الآونة الأخيرة، أعلنت Intel تعيين Lee Seung-hee (李锡熙) كنائب تنفيذي أول في Intel Foundry، مسؤولًا عن التغليف المتقدم، وتكامل الأنظمة، وتطوير تقنيات الواجهة الخلفية، وعمليات التصنيع في الواجهة الخلفية، على أن يرفع مباشرة إلى الرئيس التنفيذي Chen Lìwǔ (陈立武).

يكمن المعنى الجوهري لهذا التعيين في أن Intel ترفع مستوى التغليف المتقدم ليصبح نقطة نمو مهمة ضمن أعمال Foundry. عادةً ما يحتاج مسرّع AI إلى دمج شرائح منطق وHBM وشرائح I/O وChiplets أخرى داخل تغليف واحد، وتؤثر قوة منصة التغليف مباشرة في مدى رغبة العملاء في اعتماد Intel Foundry. ومن شأن تعزيز Intel لتغليف الواجهة الخلفية بشكل مستقل أن يساعدها على تقديم حلول تصنيع على مستوى الأنظمة بشكل أكثر اكتمالًا، إلى جانب عقد العمليات مثل 18A و14A وما بعدها.

ومن منظور المشهد العالمي، لا تسعى Intel إلى اللحاق بـ TSMC فقط في “الواجهة الأمامية” من العمليات، بل تحاول أيضًا — عبر تقنيات الواجهة الخلفية مثل EMIB وFoveros وEMIB-T والربط الهجين — جذب عملاء ASIC للذكاء الاصطناعي وHPC وخدمات السحابة. وقد يتحول التغليف المتقدم إلى نقطة دخول تساعد Intel على العودة إلى سلسلة توريد العملاء من الفئة الرفيعة.

وقال بعض العاملين في الصناعة إن EMIB انتقلت من كونها خيارًا بديلًا لـ CoWoS إلى أن تصبح “القطب الثاني” في عصر الشرائح الكبيرة من AI. ويؤدي تطور خطّي “جسر سيليكون + ركيزة زجاجية” إلى تضييق مساحة علاوة السعر (premium) في CoWoS.

أما Foveros فهو التقنية الفعلية لـ Intel في “التكديس ثلاثي الأبعاد”، ويمكنه تكديس شريحة منطق فوق شريحة منطق. ومع دفع استراتيجية IDM 2.0، بدأت Intel أيضًا في تلقي طلبات خارجية لأعمال التغليف، ما يجعلها تستهدف مباشرةً منافسة كل من CoWoS وSoIC لدى TSMC.

I-Cube لدى Samsung

تكمن الميزة التنافسية لدى Samsung في قدرتها على توفير حل “مفتاح جاهز” بالكامل من تصنيع HBM، إلى صبّ/تصنيع شرائح المنطق، وصولًا إلى التغليف المتقدم.

تغطي عائلة SAINT (Samsung Advanced Interconnect Technology) لدى Samsung I-Cube (2.5D) وX-Cube (3D). وبالاستناد إلى قوة Samsung الخاصة في إنتاج ذاكرة HBM، تعمل Samsung بجد على انتزاع طلبات تغليف لعملاء شرائح AI، لمحاولة تكوين قوة تنافسية متكاملة لـ “الذاكرة + التغليف”.

مصدر الصورة:冷酷的岩石

يستخدم I-Cube طبقة سيليكون وسيطة لدمج شرائح المنطق وHBM. وقد صار حاليًا قادرًا على دعم تكامل ما يصل إلى 8 تكديسات HBM. وبالنسبة لـ HBM4 القادم، تعمل Samsung على دفع تقنية الربط الهجين بهدف استبدال التكديس التقليدي بنقاط نتوء دقيقة، بهدف تحسين تبديد الحرارة وتقليل ارتفاع التغليف. وتخطط Samsung لرفع الطاقة الإنتاجية الشهرية لمنتجات HBM لديها بشكل كبير إلى 250 ألف شريحة في 2026، بهدف استعادة السيطرة في سوق مسرّعات AI عالية الأداء.

لكن بعض العاملين في الصناعة يقولون: “العملاء الذين يعتمدون منصة تغليف Samsung 2.5D إما تكون شحناتهم صغيرة جدًا أو تكون مجرد مشاريع قصيرة لمدة بضعة أشهر. وفي عصر تقرر فيه التغليف المتقدم أداء الشريحة، تحتاج Samsung إلى تقوية قدرتها التنافسية في هذا المجال بشكل عاجل”.

وبناءً على ذلك، تقوم Samsung بتحويل مسار تقني لتغليف 2.5D من التغليف على مستوى الرقاقة (WLP) إلى التغليف على مستوى اللوحات (PLP). وتستخدم PLP ألواحًا مربعة كبيرة المساحة، ما يرفع كفاءة استخدام المساحة ويُحسن كفاءة الإنتاج مقارنة بالرقائق الدائرية. ومع استمرار تكبير أحجام شرائح AI، ستزداد ملاءمة PLP. وتقوم Samsung بتطوير تحويل تقنية Cube من WLP إلى PLP، وتشرع أيضًا في تطوير “لوحة على مستوى النظام (SoP)” الموجهة للشرائح فائقة الحجم؛ حيث تبلغ أحجام التطوير الحالية 415mm×510mm.

مسارات متعددة لدى لاعبي الصناعة

إضافةً إلى ذلك، يطوّر عمالقة التغليف والاختبار مثل ASE (日月光) وAmkor (安靠) حلول تغليف 2.5D مشابهة. ورغم وجود فجوة مقارنةً بـ CoWoS في الأداء الأقصى، إلا أنها تتمتع بميزة في التكلفة والمرونة في الطاقة الإنتاجية، وتعمل على التهام شريحة السوق من الفئة المتوسطة والعليا.

فعلى سبيل المثال، تهدف منصة VIPack™ التي طرحتها日月光 إلى دعم احتياجات الدمج غير المتجانس عالية التنوع بدءًا من تغليف الشرائح ذات التشعب (FOCoS) وصولًا إلى الدمج البصري المشترك (CPO). ولمواجهة النقص في السعة بسبب انفجار طلب AI، تخطط日月光 لاستثمار أكثر من 6.0 مليار دولار أمريكي في الإنفاق الرأسمالي في 2025، مع التركيز على توسيع سعة CoWoS من خلال مصانع في “Kaohsiung” و”Taichung Park” (高雄及中科). كما عرضت日月光 تقنية سيليكون ضوئية متقدمة، عبر دمج محركات ضوئية مباشرة داخل ركائز التغليف، ما يعزز بشكل كبير كفاءة نقل البيانات داخل مراكز بيانات AI.

أما Amkor، بوصفها ثاني أكبر شركة OSAT عالميًا، فإن محورها الاستراتيجي يتمثل في الارتباط الوثيق بمصانع صبّ العمليات المتقدمة. فقد وقّعت Amkor مذكرة تفاهم مع TSMC، وستقدم دعمًا للتغليف والاختبار في مصنعها الجديد في ولاية أريزونا لتـ TSMC، ما يقلل زمن دوران الشحن بين الرقائق عبر المحيط الهادئ. وتشمل أولويات تطوير Amkor في مجال الحوسبة عالية الأداء تقنيات طبقة وسيطة RDL وتقنيات الربط بالجسور (مثل Connect-S). وقد دخلت بالفعل عدة جهات من عملاء الحوسبة والشبكات مرحلة الاعتماد على المؤهلات، ومن المتوقع تحقيق إنتاج واسع النطاق في 2026. كما تتمتع Amkor بميزة واضحة في مجال التغليف عالي الكثافة للتشعب (HDFO)، ما يمكنها من توفير حلول ربط رقيقة وخفيفة وفعالة للهواتف الذكية الجيل التالي وأنظمة ADAS للسيارات.

وتتلاءم هذه المسارات وليست بالضرورة متنافسة تمامًا أو متنافية؛ إذ تخدم التطبيقات المختلفة بشكل موجّه. فـ GPU للذكاء الاصطناعي عالي المستوى تهتم أكثر بالنطاق الترددي والعائد والنضج. وقد تركز ASIC للذكاء الاصطناعي المخصص أكثر على التكلفة والمرونة في الإمداد واستراتيجية وجود مورّدين متعددين. أما الإلكترونيات الاستهلاكية ومنتجات AI على الحافة فتولي أهمية أكبر للأحجام والتكلفة وقدرة الإنتاج بكميات كبيرة.

ومن المتوقع أن لا يكون سوق التغليف المتقدم حكراً على TSMC وحدها، بل سيتشكل نمط متعدد من التقنيات وتعدد موردي التغليف.

كيف يمكن للمؤسسات الصينية كسر الاحتكار في التغليف المتقدم

عندما يكون التغليف المتقدم محصورًا لدى عدد قليل من الشركات، فلا يمكن لصناعة أشباه الموصلات المحلية أن تبقى خارج الصورة. إن نقص سعة CoWoS وارتفاع حواجز التقنية يعكسان تمامًا الإلحاح الذي تواجهه الصين لتسريع اختراقها في مجال التغليف المتقدم.

خبر سار هو أن الداخل يلاحق بقوة، وأن مسار التغليف المتقدم ليس من الصفر.

لقد قامت شركات مثل 长电科技 و通富微电 و华天科技 — بوصفها عمالقة في التغليف والاختبار — بتخطيط مسارات تقنية مثل 2.5D/3D وChiplet، حيث دخلت بعض المنتجات بالفعل مرحلة الإنتاج. فمثلًا، أعلنت 长电科技 في يونيو 2026 عن استثمار 7.8 مليار يوان في بناء مصنع تغليف متقدم عالي المستوى في شانغهاي لينغانغ، مع التركيز على أربع اتجاهات: 2.5D/3D stack، وHBM3e، وChiplet، وCPO.

إضافة إلى ذلك، تعمل شركات محلية مثل 盛合晶微 و甬矽电子 و晶方科技 على تعزيز قيمة سلسلة التوريد المحلية عبر قدرات تغليف متقدم مميزة. وقد ضم صندوق الاستثمار الكبير الثالث “基金三期” التغليف المتقدم ضمن اتجاهات الدعم الرئيسية.

وبالمقارنة مع CoWoS لدى TSMC، قد لا يزال لدى الشركات الصينية فجوة في أرقى تغليف GPU للذكاء الاصطناعي في جوانب مثل تآزر HBM والتحكم في العائد وفجوة نظام العملاء. لكن في مجال شرائح AI المحلية والتطبيقات المميزة، تتمتع قدرة أقوى في القرب من العملاء المحليين.

والأهم أن انتشار بنية Chiplet يمنح الصناعة المحلية نافذة “لتجاوز المسار” (اجتياز سريع). وعندما لا يعود الشرك يركز على تحقيق شريحة واحدة ضخمة إلى أقصى حد، بل على تحقيق أداء عالي عبر تجميع عدة شرائح صغيرة، فإن حصة قيمة التغليف سترتفع باستمرار — وهو بالضبط المجال الذي راكمت فيه صناعة التغليف والاختبار المحلية خبرة عميقة.

ختامًا

معركة انتزاع CoWoS لم تنتهِ بعد.

تقوم TSMC بتوسيع السعة، وتواصل Intel وSamsung و日月光 المطاردة والتدارك، بينما يواصل الداخل جهده للاختراق. من سيتمكن من الفوز في سباق التغليف المتقدم سيؤثر بعمق على ملامح صناعة شرائح AI في العقد القادم. وبالنسبة للصناعة المحلية، فإن هذا يمثل تحديًا وفرصة تاريخية لا يجوز تفويتها.

المصدر: مراقبة صناعة أشباه الموصلات

تنبيه المخاطر وإخلاء المسؤولية

        توجد مخاطر في السوق، ويجب توخي الحذر عند الاستثمار. لا يشكل هذا المقال نصيحة استثمارية شخصية، كما أنه لا يأخذ في الاعتبار الأهداف الاستثمارية الخاصة أو الوضع المالي أو الاحتياجات الخاصة لبعض المستخدمين. يجب على المستخدم مراعاة ما إذا كانت أي آراء أو وجهات نظر أو استنتاجات واردة في هذا المقال تتوافق مع ظروفه المحددة. وبناءً على ذلك الاستثمار، تكون المسؤولية على عاتق المستثمر.