خلال هذه الفترة، ناقشت مع آخرين حول τ scaling (التقليص الزمني) لشركة هواوي، ووجدت أن النقاش بقي على السطح دون أن يمس جوهره، ربما لأن الكثير من الأصدقاء ليسوا من خلفية هندسة الإلكترونيات (EE)، ولا يعرفون المعنى الكلاسيكي للرمز τ في الدوائر. أول ثابت زمني تم تعلمه في دروس الدوائر هو τ = RC، حيث أن حاصل ضرب مقاومة سلك في سعته هو مقياس الزمن الذي تستغرقه الإشارة لعبور ذلك السلك. كلما زاد طول السلك، زادت المقاومة والسعة، وبطأت الإشارة. في هذا الإطار، أعيد تفسير التقليص الهندسي على مدى الستين عامًا الماضية كطريقة لتحقيق التقليص الزمني: تصغير الترانزستورات لتقصير تأخير التبديل، وترتيب الدوائر بشكل أكثر إحكامًا لتقصير التوصيلات المعدنية وتقليل تأخير انتشار الإشارة. التقليص الهندسي مجرد وسيلة، وضغط التأخير هو الهدف. نظرية هواوي هذه هي: عندما يصبح التقليص الهندسي غير ممكن، يتم استخدام طرق أخرى لمواصلة ضغط التأخير.

بالصدفة، صدرت النسخة الثانية (v2) من ورقة τ scaling له تينغبو (He Tingbo) قبل يومين، وزاد المحتوى من 16 صفحة إلى 23 صفحة. قارنت بين النسختين، ولم تتغير البيانات والاستنتاجات، والمحتوى المضاف يرد بشكل أساسي على عدة استفسارات من الصناعة حول النسخة الأولى (v1). هناك ثلاث نقاط تستحق المناقشة.

الأهم هو إضافة أدلة اختبارية للادعاء السابق "تحسين كفاءة الطاقة بنسبة 41%" الذي كان بدون معيار أو شروط اختبار في v1، مما جعله الأكثر عرضة للاستفسار. أضافت v2 جدول مقارنة كامل. المعيار هو Kirin 9030 Pro لعام 2025، حيث تستخدم الشريحتان نفس العقدة التكنولوجية الناضجة، والفرق الرئيسي هو أن المعيار يستخدم تصميمًا مستويًا تقليديًا، بينما تقوم Kirin 2026 بطي المسارات الحرجة عبر طبقتين من الرقاقة. الطي يقصر التوصيلات ويقلل من تأخير التوصيل البيني، وتحول هوامش التوقيت الزائدة على المسارات الحرجة مباشرة إلى زيادة في تردد الساعة الأقصى، حيث يصل التردد الأقصى إلى 3.1 جيجاهرتز عند جهد 1.1 فولت، وهو أعلى بنسبة 13% من المعيار. أما "تحسين كفاءة الطاقة بنسبة 41%" فيأتي من نقطة عمل محددة أخرى، حيث يتم تقليل الجهد إلى 0.9 فولت والتردد إلى 2.5 جيجاهرتز لإجراء مقارنة أداء متساوية مع المعيار، حيث تبلغ الطاقة المقاسة عند 25 درجة مئوية 0.59 ضعف المعيار. من الناحية النظرية، هذا مقبول أيضًا: الطاقة الديناميكية تتناسب تقريبًا مع مربع الجهد، وعند تقليل جهد الإمداد بنسبة 18%، يسهم حد المربع وحده في حوالي ثلث الانخفاض، بالإضافة إلى تقليل التردد بنسبة 9% وتقليل سعة التوصيل الناتج عن الطي، يصل المجموع إلى حوالي 0.59. لذا فإن المعنى الدقيق لتحسين كفاءة الطاقة بنسبة 41% هو انخفاض الطاقة عند الأداء المتساوي، والجوهر هو تحويل هوامش التوقيت المكتسبة من الطي إلى انخفاض في الطاقة، وتحسين كفاءة الطاقة يأتي من الطي المنطقي. بالإضافة إلى ذلك، تتضمن v2 بيانات إضافية: أن كثافة الطاقة بعد التكديس المزدوج كانت أقل بنسبة 5.6% من المعيار.

النقطة الثانية من المحتوى الجديد تجيب على السؤال الأكثر شيوعًا من الزملاء: التكديس ثلاثي الأبعاد (3D stacking) موجود منذ فترة طويلة، مثل AMD 3D V-Cache و Intel Foveros قيد الإنتاج بالفعل، فما الجديد في LogicFolding الخاص بك؟ لفهم إجابة الورقة، يجب أولاً معرفة كيفية نقل الإشارات بين طبقتين من الرقاقة: يتم ذلك عبر نقاط الترابط بين الطبقات، وهي تشبه المصاعد التي تربط الطبقتين. في التكديس ثلاثي الأبعاد المنتج سابقًا، كانت المسافة بين نقاط الترابط تتراوح بين 9 ميكرومتر وعشرات الميكرومترات، مما يتيح حوالي أكثر من عشرة آلاف اتصال لكل مليمتر مربع، وهو كافٍ لنقل ناقل لكتلة ذاكرة تخزين مؤقت كاملة. لذلك، كانت التصميمات السابقة تنقل كتلة وظيفية كاملة إلى الطبقة العليا، مثلما تضع AMD كتلة ذاكرة تخزين مؤقت كاملة فوق المعالج، ويتم تصميم الطبقتين بشكل مستقل، مع وصلات بينهما. ولكن داخل الرقاقة، يحتوي كل مليمتر مربع على مئات الملايين من الترانزستورات، ولجعل البوابات المنطقية المتجاورة واحدة في الطبقة العليا والأخرى في السفلى، فإن كثافة الاتصال هذه بعيدة كل البعد. قامت Kirin 2026 بتقليل المسافة بين نقاط الترابط إلى 1.5 ميكرومتر، مما يوفر 440,000 اتصال لكل مليمتر مربع، وهو قريب جدًا من كثافة التوصيلات المعدنية العلوية داخل الرقاقة. وبذلك، فإن عبور سلك عبر الطبقات أصبح مشابهًا تقريبًا لعبور سلك داخل الطبقات المعدنية للرقاقة. عند هذا المستوى، تندمج طبقتا السيليكون في قطعة واحدة من الناحية الدائرية، ويمكن لأدوات EDA تحديد وضع البوابات المنطقية في الطبقة العليا أو السفلى على مستوى البوابة، مما يتيح التحسين الشامل بواسطة الخوارزميات، وتكون درجة حرية التصميم مختلفة تمامًا عن السابق. وتشرح الورقة أيضًا سبب عدم اتباع مسار أكثر تطرفًا، وهو تصنيع طبقة أخرى من الأجهزة فوق طبقة الأجهزة الموجودة مباشرة. هذا المسار يوفر أرقى التوصيلات بين الطبقات، ولكن تصنيع الطبقة الثانية يتطلب درجات حرارة عالية قد تضر بالطبقة الأولى الموجودة مسبقًا، وهو غير قابل للتطبيق في الإنتاج حاليًا.

النقطة الثالثة هي الإدارة الحرارية. التكديس الرأسي يزيد بشكل كبير من كثافة الحرارة لكل وحدة مساحة، كما أن مسار تبديد الحرارة للطبقة السفلية محجوب بالطبقة العليا، وهذا هو أول استفسار لا مفر منه للتكديس ثلاثي الأبعاد، ولم تناقشه v1 بعمق. تعترف v2 صراحة بأن الإدارة الحرارية لا تزال تحديًا رئيسيًا لبنية LogicFolding، وتقدم الحل: تقسيم وتخطيط موضعي حساس للحرارة، حيث يتم استبعاد الدوائر عالية الاستهلاك للطاقة من نطاق الطي في مرحلة التصميم، وتجنب وضع الوحدات عالية الاستهلاك للطاقة متجاورة رأسيًا لمنع تراكم النقاط الساخنة. لم توضح الورقة ما إذا كانت هذه الاستراتيجية عبارة عن قيود يفرضها المهندسون يدويًا أم أنها مدمجة في العملية التلقائية لأدوات EDA الداخلية، فقط ذكرت بوضوح أن سلسلة أدوات الفيزياء المتعددة هي أهم استثمار للعقد القادم. مع بيانات اختبارية أن كثافة الطاقة عند نقطة العمل ذات الأداء المتساوي أقل بنسبة 5.6% من المعيار، فإن مشكلة التبريد قد تلقت ردًا إيجابيًا. لكن هذه الطريقة في الأساس تتجنب المشكلة، وعند زيادة عدد الطبقات المكدسة إلى ثلاث أو أربع، ستستمر القيود الحرارية في تضييق مساحة الدوائر القابلة للطي، ولم تناقش الورقة هذا الحد.

بالإضافة إلى ذلك، أضافت v2 صورة مقطعية مجهرية لواجهة الترابط بين طبقتين من السيليكون، وكتبت بوضوح أنها تستخدم تقنية Wafer on Wafer Hybrid Bonding. تستحق هذه المواصفات مقارنة مع الصناعة: لا توجد سابقة لاستخدام Wafer on Wafer Hybrid Bonding بمسافة 1.5 ميكرومتر في رقائق المنطق المنتجة، بينما تبلغ مسافة SoIC من TSMC حاليًا 6 ميكرومتر، و Foveros Direct من Intel 9 ميكرومتر، وهو أمر مثير للإعجاب حقًا.

بعد مقارنة النسختين من الورقة، لا يزال لدي سؤالان. الأول يتعلق بالمعدات: من يوفر معدات الترابط بهذه المواصفات؟ الورقة تذكر فقط أنها نتيجة لتطوير تقني طويل عبر منظومة متعددة الموردين. الثاني يتعلق بأدوات EDA: تصميم طبقتين من السيليكون كقطعة واحدة غير ممكن باستخدام أدوات EDA المتاحة تجاريًا، وتعترف الورقة بذلك، وتذكر فقط أن تفاصيل المنهجية "ستُنشر في غضون أشهر". ولكن في جدول الترددات، تم وضع علامة على Kirin 2027 بتردد 3.39 جيجاهرتز بأنها موجودة فعليًا، مما يشير إلى أن هذه الأدوات قد تم تشغيلها بالفعل داخل هواوي، وعلى الأقل لجيلين من المنتجات. أعتقد شخصيًا أن هواوي صنعت هذه الأدوات بنفسها. أرحب بأي شخص لديه معلومات لمناقشة هذا الموضوع.