أعلنت شركة IBM عن بنية رقاقات "Nanostack" بحجم 0.7 نانومتر: كثافة تبلغ ضعف الجيل الحالي، وسيتم الإنتاج الضخم خلال 5 سنوات.

أعلنت شركة IBM في 25 من الشهر الجاري عن أول تقنية لرقاقات بحجم 0.7 نانومتر على مستوى العالم، باستخدام بنية "Nanostack" ثلاثية الأبعاد لتكديس الشرائح النانوية، حيث تدمج الرقاقة الواحدة ما يقرب من 100 مليار ترانزستور، بكثافة تعادل ضعف كثافة الجيل الثاني من تقنية 2 نانومتر. وتتوقع IBM أن تدخل مرحلة الإنتاج الضخم في غضون 5 سنوات على الأكثر.
(خلفية سابقة: رفع كل من UBS وTD Cowen السعر المستهدف لـ Arm إلى 475 دولارًا في نفس اليوم، بحجة إيرادات وحدة المعالجة المركزية المطورة ذاتيًا في المستقبل)
(إضافة خلفية: تقييم بقيمة 2.5 مليار دولار! مطور الروبوت البشري Digit يدرج عبر SPAC)

هناك جدار غير مرئي في صناعة أشباه الموصلات: كلما صغر حجم الترانزستورات، حتى تصل إلى المستوى الذري، يبدأ تأثير النفق الكمي في جعل التيار "يخترق الجدار"، ويكاد الطريق التقليدي للتصغير المستوي يصل إلى نهايته. يطلق على هذه العقبة اسم "نهاية تصغير التصنيع"، لكن IBM أعلنت في مؤتمر أبحاث VLSI 2026 أنها وجدت مسارًا جديدًا لتجاوز هذا الجدار.

لم يعد الترانزستور يصغر، بل يتراكم لأعلى

أطلقت IBM بنية "Nanostack" بالكامل، التي تُعرف بتصميم التكديس الثلاثي الأبعاد للشرائح النانوية (three-dimensional, nanosheet-based design). ببساطة، لم يعد هناك محاولة لجعل الترانزستورات أرق وأكثر تسطحًا، بل يتم تكديس طبقات متعددة من الترانزستورات عموديًا مثل المكعبات، مما يسمح لكل طبقة بتحسين المواد والأداء بشكل مستقل.

هذه ترقية جذرية لتقنية "الشرائح النانوية" nanosheet. تقنية nanosheet نفسها هي البنية الأكثر تقدمًا حاليًا التي اخترعها IBM في الجيل السابق، والآن يضيف Nanostack بُعدًا إضافيًا فوقها. يقول جاي جامبيتا، مدير الأبحاث في IBM: "نحن لا نصنع ترانزستورات أصغر فقط، بل نعيد اختراع طريقة بناء الرقاقات."

على صعيد التحقق التقني، أكدت IBM أن Nanostack قابل للتطبيق من خلال ثلاثة اختبارات رئيسية: تكامل CMOS عن طريق ربط المواد العازلة فائقة الرقة، وعرض توضيحي لهندسة القنوات المزدوجة، والتشغيل الفعلي لعاكس CMOS. هذا الأخير مهم بشكل خاص، حيث أن العاكس هو وحدة التشغيل الأساسية في الدوائر المنطقية الرقمية، وقدرته على العمل تعني أن هذه البنية قابلة للتطبيق في بيئة الدوائر الحقيقية.

كما أظهرت ورقة أبحاث VLSI نفسها أن بنية Nanostack تقلل مساحة SRAM بنسبة 40%. عند الاستدلال بالذكاء الاصطناعي، يلزم قراءة كميات كبيرة من أوزان النماذج، وكلما كانت SRAM أكثر كثافة، زادت كفاءة الرقاقة في معالجة أعباء عمل الذكاء الاصطناعي. يعني تقليل المساحة بنسبة 40% إمكانية وضع المزيد من الذاكرة المؤقتة في نفس المساحة، أو توفير المزيد من الطاقة بنفس حجم الذاكرة المؤقتة.

التوتر المقارن وراء الأرقام

لفهم حجم هذا الإعلان، هناك عدة أرقام تستحق المقارنة جنبًا إلى جنب.

عندما أعلنت IBM عن تقنية 2 نانومتر في عام 2021، استخدمت "50 مليار ترانزستور على ظفر الإصبع" كعلامة فارقة في الترويج. هذه المرة، مع جيل 0.7 نانومتر، يصل الرقم إلى ما يقرب من 100 مليار على نفس المساحة، أي ما يقرب من ضعف الكثافة. لكن "العقدة النانومترية" في سياق أشباه الموصلات الحديثة ليست حجمًا فيزيائيًا دقيقًا، بل هي علامة على جيل تقني. لا يعني 0.7 نانومتر أن الترانزستورات بعرض 0.7 نانومتر حقًا، بل هي علامة على جيل يحقق قفزة ملحوظة في الأبعاد الثلاثة: الكثافة والأداء وكفاءة الطاقة مقارنة بالجيل السابق.

بعد الأداء: مقارنة برقائق IBM 2 نانومتر، يصل تحسين الأداء إلى 50% عند نفس استهلاك الطاقة؛ أو العكس، انخفاض استهلاك الطاقة بنسبة تصل إلى 70% بنفس الأداء. بالنسبة لمجموعات تدريب الذكاء الاصطناعي التي تتطلب عمليات حوسبة كبيرة وطويلة، يتحول فارق كفاءة الطاقة بنسبة 70% مباشرة إلى تخفيض كبير في تكاليف الكهرباء والتبريد.

بعد الجدول الزمني: تقول IBM إن الإنتاج الضخم "قد يحدث في غضون 5 سنوات على الأكثر". هذا التعبير يحمل مرونة كبيرة، حيث أن 5 سنوات هي سيناريو متفائل، والإنتاج الفعلي يعتمد على العديد من المتغيرات مثل معدل الإنتاجية وسلسلة التوريد وطلب العملاء. في الوقت نفسه، أعلنت IBM عن خطط لبناء أول مصنع رقاقات كمبيوتر كمي نقي في العالم باسم "Anderon"، مما يشير إلى أن طاقتها البحثية تتقدم على مسارات تقنية متعددة في وقت واحد.