SemiAnalysis يفسر هواوي كيرين 9030: عملية التصنيع لم تعد ممكنة، قم بطي الرقاقة

مقالة: دراسة الاتجاهات في التكنولوجيا

في مجال الهندسة العكسية للدوائر المتكاملة، سيطرت شركة TechInsights على الساحة لعقود. في نهاية الأسبوع الماضي، أطلقت SemiAnalysis رسميًا أول تقرير تفكيك علني من مختبر STEEL الخاص بها (مختبر تفكيك وتقييم الهندسة)، مستهدفة أحد أكثر الشرائح إثارة للجدل عالميًا، وهي شريحة Huawei Mate 80 Pro المزودة بمعالج Kirin 9030 Pro، الذي يستخدم أحدث تقنية تصنيع N+3 من SMIC.

الوقت مثير للتفكير. شركة TechInsights تتعرض للبيع الخاص، بينما إيرادات SemiAnalysis تجاوزت بالفعل تلك الشركة العريقة. اختار Dylan في هذه اللحظة أن يبرز، باستخدام تقرير تفكيك عالي التقنية، مصحوبًا بصور حقيقية للشرائح من مختبر أوريغون.

عنوان التقرير هو بمثابة قنبلة: أقل مسافة بين المعادن (M0 pitch) في تقنية N+3 من SMIC تبلغ فقط 32.5 نانومتر، أصغر من 36 نانومتر المستخدمة في أحدث معالجات Panther Lake من Intel.

هل استطاعت SMIC أن تصنع مسافة بين المعادن أدق من Intel بدون استخدام أجهزة الطباعة بأشعة EUV؟

إذا اكتفيت بقراءة العنوان، فستظن أن الأمر يثير زوبعة في عالم أشباه الموصلات، لكن SemiAnalysis نفسها أهدأت الأمور في الفقرة الثانية من التقرير، موضحة أن هذا هو "مؤشر مختار بعناية"، وهو مؤشر تم انتقاؤه بشكل متعمد.

سوف نوضح لك في هذا المقال محتوى تقرير التفكيك هذا،

الكثافة تساوي، لكن الثمن باهظ

تقنية N+3 من SMIC حققت، من حيث كثافة الترانزستورات، تساوي تقنية N6 من TSMC.

من خلال تحليل مقطع باستخدام المجهر الإلكتروني النافذ (TEM)، قيّم مختبر STEEL كثافة Bohr في N+3 عند 113.4 مليون ترانزستور لكل ملم²، وهو أعلى قليلاً من 107.7 مليون ترانزستور لكل ملم² في N6 من TSMC. ارتفاع ارتفاع الوحدة من 252 نانومتر في N+2 إلى 228 نانومتر، وتقليل مسافة بوابة الاتصال (CGP) من 63 نانومتر إلى 57 نانومتر. هذه الأرقام مجتمعة تعني أن SMIC، بدون استخدام EUV، استطاعت عبر تقنية الطباعة الضوئية بالأشعة فوق البنفسجية غير الموجهة (DUV) أن تصل إلى كثافة منطقية تقترب من مستوى TSMC في تقنية 7 نانومتر.

ما هو الثمن؟

طبقة M0 من SMIC تستخدم تقنية الطباعة الرباعية الذاتية التمركز (SAQP)، وهي عملية تتطلب أربع عمليات معالجة لنمط القناع لتحقيق خطوط أدق. في حين أن تقنية N6 من TSMC تتطلب فقط طباعة مزدوجة (SADP) لنفس الطبقة. الأربع عمليات تعني زيادة عدد الأقنعة، ومتطلبات دقة التكرار أعلى، وعمليات تصنيع أكثر تعقيدًا، وتكلفة أعلى.

في تحليل المقطع، لاحظ SemiAnalysis مباشرة تكلفة تقنية SAQP: تظهر أخاديد M0 في N+3 بشكل واضح بملامح مقلوبة على شكل درج (قاعدة أضيق من الأعلى)، مع وجود طبقة حواجز واضحة ومتراكمة في قاع الأخدود. على الرغم من أن هذا الشكل يساعد على ملء النحاس، إلا أن صعوبة التحكم في العملية تزداد بشكل حاد عند مسافة 32.5 نانومتر.

للتشبيه بمستثمر يتداول: SMIC يصنع نقودًا بنفس القيمة، لكن تكلفة طبع كل ورقة نقدية تتضاعف عدة مرات مقارنة بـ TSMC، مع زيادة مخاطر العائد. الكثافة متساوية، لكن الاقتصاد يختلف تمامًا.

معالج Kirin 9030: استغلال كل إنش من السيليكون في ظل قيود

قدرة تصميم شرائح Huawei HiSilicon هي قصة من بعد آخر.

من حيث حجم الشريحة، فإن Kirin 9030 يكاد يكون بنفس حجم الجيل السابق 9020 (حوالي 140 ملم²)، لكنه يضم مزيدًا من الوحدات: المعالج المركزي (CPU) من نواة كبيرة + 3 نوى متوسطة إلى نواة كبيرة + 4 متوسطة، وحدة معالجة الرسوميات (GPU) زادت من 4 إلى 6 وحدات، ووحدة المعالجة العصبية (NPU) أضيف لها نواة صغيرة، مع توسعة في جميع مستويات الذاكرة المخبأة. ارتفاع كثافة N+3 سمح لـ Huawei أن تضع مزيدًا من الوحدات المنطقية في نفس حجم الشريحة.

من حيث الأداء، استشهد مختبر STEEL ببيانات نتائج الأداء المنشورة، موضحًا أن أداء GPU في Kirin 9030 (Maleoon 935) يقترب من مستوى الهواتف الرائدة لعام 2022، مع زيادة 70% في نتائج 3DMark WLE مقارنة بالجيل السابق، متفوقًا قليلاً على Snapdragon 8+ Gen 1، لكنه يتخلف بمقدار 2.4 إلى 2.6 مرة عن Snapdragon 8 Elite Gen 5 الحالي.

أما المعالج المركزي، فالوضع أكثر وضوحًا. أداء النواة الكبيرة TaiShan Prime لكل ساعة (IPC) يقارب مستوى Arm Cortex-X2، وهو تصميم من عام 2021. نواة Apple M1 Firestorm التي أطلقت في 2020، لا تزال تتفوق بنسبة 35% في IPC، بينما نواة Apple M5 P الجديدة تتفوق بنسبة 60%، مع أداء مطلق يزيد بمقدار 2.7 مرة.

الفرق الجوهري ليس في التصميم، بل في تقنية التصنيع. تستخدم Apple وQualcomm تقنية N4 وN3P من TSMC، التي تتمتع بمزايا جوهرية في منحنى الجهد-التردد: نفس المساحة يمكن أن تحتوي على مزيد من الترانزستورات، ونفس استهلاك الطاقة يمكن أن يعمل بسرعة أعلى. أما Huawei، فهي تعتمد على مستوى تصميم متقدم من الجيل السابق، لكنها محاصرة في تقنيات التصنيع القديمة.

عندما تتوقف تقنية التصنيع عن التقدم، تتجه Huawei نحو "الطي"

أكثر جزء ذو قيمة استشرافية في التقرير هو خطة Huawei التي أعلنت عنها في مؤتمر ISCAS 2026، والتي تتعلق بقانون التمدد τ وخطة LogicFolding.

التقليدي في أشباه الموصلات هو التوسع ثنائي الأبعاد: تصغير الترانزستورات، وتضييق الخطوط المعدنية. قانون مور استمر لعقود، وهو في جوهره يعتمد على ذلك. الآن، تقدم Huawei مفهوم τ للتوسع، الذي يحول الهدف من تحسين المساحة إلى تحسين الزمن، ويركز على تقليل زمن نقل ومعالجة البيانات، بما يشمل زمن تبديل الترانزستورات، زمن انتقال الإشارات، وزمن الحساب والتخزين.

أما LogicFolding فهو التطبيق الهندسي لهذا المفهوم. ببساطة، هو تقسيم الوحدة المنطقية إلى طبقتين متقابلتين، مكدستين بشكل مباشر، مع وصلات دقيقة جدًا باستخدام تقنية التوصيل المختلط. الفائدة المباشرة هي تقليل طول مسار الإشارة الأقصى. في الشرائح الحديثة، يستهلك الكثير من الطاقة والوقت في تشغيل الخطوط الطويلة والمخازن الوسيطة. بعد طي المنطق عموديًا، يصبح المسار الأقصر، ويمكن زيادة التردد وتقليل استهلاك الطاقة.

تقدم Huawei خارطة طريق جريئة: نواة Kirin 9030 ستصل إلى تردد 2.75 جيجاهرتز، مع اختبار شرائح بسرعة 3.39 جيجاهرتز، والهدف هو الوصول إلى 5 جيجاهرتز بحلول 2031، مع استخدام تقنية التكديس ثلاثي الأبعاد لزيادة الكثافة المعادلة إلى 295 مليون ترانزستور لكل ملم²، مقارنة بـ 14A من TSMC.

لكن SemiAnalysis تبقى حذرة. أشاروا إلى أن طريقة حساب كثافة Huawei تختلف عن طرق الشركات المصنعة التقليدية: الكثافة في التكديس ثلاثي الأبعاد تُحسب على أساس مساحة الحزمة، حيث يتم تكديس وحدات منطقية متعددة في طبقات، مما يعطي أرقامًا أعلى بشكل طبيعي. إذا استخدمت نفس الطريقة لحساب AMD MI450X (طبقة N2 + N3P)، فستصل الكثافة النظرية إلى 460.2 مليون ترانزستور لكل ملم²، متجاوزة بكثير هدف Huawei لعام 2031.

لكن، المسار نفسه يستحق الاهتمام. فـ Huawei، من خلال هذا النهج، تحوّل مسؤولية التصنيع من المصنع إلى شركة تصميم الأنظمة، في ظل قيود تقنية التصنيع. AMD تستخدم تقنية التكديس ثلاثي الأبعاد في الذاكرة المخبأة (V-Cache)، وMI350X تنقل واجهات الإدخال والإخراج (IO) والاتصال إلى الشريحة الأساسية، بينما Huawei تسعى إلى تقسيم نفس الوحدة المنطقية إلى أجزاء رأسية، وهو تحدٍ هندسي من مستوى مختلف تمامًا.

إعادة تشكيل المنافسة عبر القيود التصديرية

الاستنتاج النهائي لـ SemiAnalysis واضح: القيود التصديرية لم تمنع تقدم شرائح الصين، لكنها غيرت مسارات التقدم وتكلفتها.

إثبات أن SMIC يمكنها تحقيق كثافة منطقية من مستوى N6 بدون استخدام EUV، لكن بتكلفة أعلى، وتقنيات أكثر تعقيدًا، ومخاطر أعلى في الجودة. كل خطوة أدنى تتطلب أقنعة أكثر، ودقة تكرار أعلى، وتقنيات تكديس متعددة أكثر تكلفة. نظريًا، يمكن أن تصل تقنية N+4 إلى 137.8 مليون ترانزستور لكل ملم² (مقارنة بـ N5 من TSMC)، وN+5 مع دعم الطاقة من الخلف يمكن أن يقترب من تقنية HP من Intel عند 18A. لكن كل خطوة أصعب وأغلى وأكثر عرضة للخطأ من السابقة.

وفي الوقت نفسه، تتجه تقنيات SMIC من N+2 وN+3 نحو شركة Huahong، وقد تستفيد منها شركات تصميم مثل Alibaba Pingtouge وCambricon. انتشار معرفة تصنيع الشرائح عبر نظام بيئي، وليس عبر مصنع واحد فقط، يقلل من فعالية العقوبات المفروضة على شركة واحدة.

أما من ناحية التصميم، فـ Huawei وجامعة بكين يعملان على تطوير نماذج أولية لأدوات EDA المحلية، وهو ليس بديلاً عن أدوات Synopsys وCadence الكاملة، لكنه مؤشر على أن أدوات التصميم المحلية تتجه نحو "التنسيق بين الهندسة والتصنيع والتغليف".

تفصيل مثير للاهتمام: خلال التفكيك، اكتشف SemiAnalysis أن ذاكرة DRAM في Kirin 9030 Pro من Samsung (K4L2E165YD، LPDDR5X-9600، على تقنية 1a) تأتي من Samsung، وأن إصدار Pro Max بسعة 16 جيجابايت يظهر أيضًا تغليف من Longsys (CXMT). وتاريخ تغليف شرائح Longsys يُشار إليه بـ 45 أسبوعًا من عام 2025، مع كثافة تصنيع تقارب مستوى 1z. هذا يعني أن شرائح الذاكرة الصينية بدأت تدخل سلسلة التوريد الرئيسية لـ Huawei، رغم أن تقنية التصنيع لا تزال متأخرة عن Samsung وSK Hynix بمقدار جيل أو اثنين.

بالنسبة للمستثمرين، الإشارة الحقيقية التي يجب متابعتها هي ما إذا كانت خطة Huawei للتكديس ثلاثي الأبعاد ستتمكن من تحقيق معايير الأداء في الهواتف، والذكاء الاصطناعي، وأجهزة الشبكة، مع الحفاظ على التكاليف في مستوى معقول.

إذا ثبت أن ذلك ممكن، فستُعاد تقييمات القيمة الاستراتيجية لهذه السلسلة من التوريد.