分析師:HBM封裝路線生變,SPHBM4或將AI芯片瓶頸推向底層芯片

robot
摘要生成中
火星財經消息,6 月 23 日,分析師 Damnang 在 6 月 22 日發布的文章中稱,JEDEC 新發布的 SPHBM4 標準,並不是讓 DRAM 本身變得更快、更大或更便宜,而是改變 HBM 與 GPU 的連接方式。傳統 HBM4 需要通過矽中介層連接 GPU,而 SPHBM4 試圖讓 HBM 越過矽中介層,直接連接到有機封裝基板。 SPHBM4 的技術核心,是復用 HBM4 的 DRAM 堆疊,只重新設計最底部的 base die。傳統 HBM4 擁有 2048 個數據信號引腳,必須依賴矽中介層處理極密的連接間距;SPHBM4 則把引腳數量降至 512 個,並通過 4:1 串行化把單針速度提高四倍,從而在理論上維持接近 HBM4 的總帶寬。 Damnang 認為,這項標準的關鍵不在於「便宜 HBM」,而在於釋放先進封裝產能。HBM 固然昂貴且緊缺,但在 AI 加速器出貨中,矽中介層和 CoWoS 同樣是重要瓶頸。如果 HBM 不再佔用中介層面積,同樣的中介層晶圓產能就可能支持更多封裝出貨。 文章估算,在高端 AI 加速器中,HBM 佔用的矽中介層面積可能接近一半。若這部分面積被移出,單片晶圓可支持的封裝數量理論上可能提升至 1.5 到 2 倍。不過,實際效果仍取決於採用率、良率、產品配置以及剩餘 GPU 側中介層面積。 因此,SPHBM4 真正釋放的是產能,而不是單顆晶片成本。即使類似技術能節省 22% 至 40% 的封裝成本,放到整顆 AI 加速器總成本中,也只是個位數百分比。相比每顆晶片節省數百美元,更重要的是出貨瓶頸被打開後,GPU 和 ASIC 產量可能提升。 受益者也未必直觀。短期看,即便某家雲廠商或晶片公司率先採用 SPHBM4,釋放出的 CoWoS 產能也可能被台積電重新分配給排隊客戶,而最有能力吸收新增產能的仍可能是英偉達。對雲廠商自研 ASIC 來說,SPHBM4 的價值則更偏長期:減少對大面積矽中介層的依賴,提高設計和出貨自由度。 產業鏈價值也會隨之移動。Damnang 稱,SPHBM4 會把技術負擔從基板和矽中介層,轉移到 base die 的高速邏輯設計。因為單針速度提高後,PHY、SerDes、時鐘恢復、均衡和糾錯電路都會變得更重要。HBM 競爭的重心,可能從「誰能堆得更高」轉向「誰能把底層邏輯做得更好」。 公司層面,三星因同時具備存儲、先進邏輯製程和封裝能力,擁有垂直整合優勢;SK 海力士和美光則更依賴台積電先進節點實現複雜 base die;台積電即使面臨中介層面積縮小,也仍掌握 CoWoS 和 base die 代工;英特爾則憑藉 EMIB、高速互聯和先進封裝能力,成為潛在變數。 不過,SPHBM4 目前仍處於「標準發布、等待採用」階段。接下來需要觀察三件事:哪家存儲廠率先推出 SPHBM4 產品,大型雲廠商是否把該設計納入自研 ASIC,以及 JEDEC 是否公開完整技術細節。 Damnang 是一名長期關注半導體和 AI 基礎設施的分析師,其 Substack 主要發布半導體、存儲器、先進封裝、晶圓代工和 AI 芯片產業鏈分析,特點是把複雜工程問題拆解成投資者也能理解的產業邏輯。
查看原文
此頁面可能包含第三方內容,僅供參考(非陳述或保證),不應被視為 Gate 認可其觀點表述,也不得被視為財務或專業建議。詳見聲明
  • 打賞
  • 回覆
  • 轉發
  • 分享
回覆
請輸入回覆內容
請輸入回覆內容
暫無回覆