Що таке передове пакування CoWoS? Чому постачання чипів для ШІ залежить не лише від GPU

У 2026 році передове пакування й надалі залишається одним із ключових напрямів напівпровідникової галузі. TSMC представила на щорічному технологічному симпозіумі дорожню карту розвитку CoWoS-пакування більшого масштабу, плануючи інтегрувати більше обчислювальних чиплетів і HBM за рахунок збільшення розміру корпусу. Водночас TrendForce у вересні зазначила, що зі збільшенням розмірів прискорювачів ШІ CoWoS-L, як очікується, залишатиметься важливим рішенням для пакування високопродуктивних ШІ-чипів протягом наступних кількох років.

Для NVIDIA, AMD та інших постачальників ШІ-чипів навіть доступ до достатньої кількості пластин за передовими техпроцесами не гарантує виконання запланованих поставок продукції, якщо виникає дефіцит HBM або потужностей передового пакування. Тому розуміння CoWoS не лише пояснює, як виробляють ШІ-чипи, а й допомагає інвесторам аналізувати обмеження виробничих потужностей, технологічну конкуренцію та бізнес-можливості в ланцюгу постачання напівпровідників.

Основні висновки

• CoWoS — це технологія передового пакування TSMC. Вона використовує структури високощільних міжз’єднань для інтеграції GPU, обчислювальних чиплетів ШІ-прискорювачів і пам’яті з високою пропускною здатністю (HBM) в одному корпусі.

• Обсяг випуску ШІ-чипів залежить не лише від пластин для GPU. На остаточну кількість поставленої продукції можуть впливати пластини за передовими техпроцесами, HBM, потужності CoWoS-пакування та підкладки корпусів.

• CoWoS-S, CoWoS-L і CoWoS-R використовують різні структури міжз’єднань. У міру збільшення ШІ-чипів CoWoS-L стає важливим рішенням для пакування великих ШІ-прискорювачів.

• NVIDIA, AMD і постачальники хмарних послуг конкурують за ресурси передового пакування. Розвиток ШІ-GPU та спеціалізованих ASIC означає, що попит на CoWoS більше не обмежується одним виробником чипів.

• Розширення потужностей CoWoS може впливати на ланцюг постачання напівпровідників. Однак зростання попиту на пакування не означає, що всі пов’язані компанії досягнуть однакового рівня зростання прибутку. Технологічні можливості, замовлення та оцінки вартості все ще потребують ретельного аналізу.

Що таке CoWoS і чим вона відрізняється від традиційного пакування чипів?

CoWoS означає Chip-on-Wafer-on-Substrate. Це передова технологія 2,5D-пакування, основна функція якої полягає у з’єднанні кількох чипів або чиплетів за допомогою структур високощільних міжз’єднань, щоб вони могли працювати разом в одному корпусі. На відміну від конструкцій, де всі функції зосереджені в одному великому чипі, CoWoS може поєднувати обчислювальні чипи, пам’ять та інші компоненти в складнішу систему.

Традиційне пакування чипів передусім захищає чип, з’єднує його із зовнішніми схемами та забезпечує шляхи подавання живлення й відведення тепла. У деяких традиційних рішеннях для пакування процесори та пам’ять взаємодіють через друковані плати поза межами корпусу. Оскільки для ШІ-обчислень потрібні вищі швидкості передавання даних, такий тип з’єднання може стикатися з обмеженнями пропускної здатності, затримки та енергоспоживання. Натомість CoWoS використовує інтерпозер або інші структури високощільних міжз’єднань, щоб скоротити відстань між різними чипами та підвищити ефективність обміну даними.

Наприклад, великий прискорювач, призначений для навчання ШІ, може потребувати одночасного підключення до кількох стеків HBM. CoWoS дає змогу розмістити обчислювальний чип і HBM в одній структурі корпусу та використовувати щільні металеві міжз’єднання для високошвидкісного обміну даними. Така конструкція не означає, що GPU та HBM виробляються як один чип. Натомість передове пакування створює тісно інтегровану обчислювальну систему. TSMC включає CoWoS до своєї технологічної платформи 3DFabric і продовжує розширювати структури пакування, щоб задовольняти потреби високопродуктивних обчислень і застосунків ШІ.

Як CoWoS інтегрує GPU, HBM та інтерпозери?

Базова структура CoWoS зазвичай містить логічні обчислювальні чипи, HBM, структури високощільних міжз’єднань і підкладку корпусу. Логічний чип виконує ШІ-обчислення, HBM забезпечує високошвидкісний доступ до даних, а інтерпозер або локальна структура міжз’єднань з’єднує сигнали між різними чипами. Підкладка корпусу потім з’єднує весь модуль із серверною материнською платою та підтримує подавання живлення і передавання сигналів.

HBM є ключовим компонентом цієї структури. Порівняно зі звичайною серверною пам’яттю, HBM об’єднує кілька шарів DRAM-чипів у стек і використовує широкий інтерфейс для забезпечення дуже високої пропускної здатності пам’яті за відносно невеликої площі корпусу. Для завдань ШІ-інференсу, які часто зчитують параметри моделі, і завдань навчання, що потребують інтенсивного обміну даними, HBM може допомогти послабити деякі вузькі місця доступу до пам’яті.

Однак HBM може повністю реалізувати свою продуктивність лише тоді, коли обчислювальний чип має ефективний доступ до неї. CoWoS використовує щільні міжз’єднання для підключення обчислювального чипа до кількох стеків HBM, завдяки чому дані передаються на коротші відстані. Це може не лише збільшити пропускну здатність, а й підвищити енергоефективність у певних процесах передавання даних.

Тому продуктивність передового ШІ-прискорювача залежить від багатьох чинників, зокрема обчислювальної архітектури, конфігурації HBM, міжз’єднань у пакуванні та системного програмного забезпечення. Навіть якщо GPU має дуже високу теоретичну обчислювальну потужність, його продуктивність у реальних застосуваннях може бути обмеженою за недостатньої пропускної здатності пам’яті або низької ефективності передавання даних.

У чому різниця між CoWoS-S, CoWoS-L і CoWoS-R?

Наразі TSMC пропонує три основні технологічні рішення: CoWoS-S, CoWoS-L і CoWoS-R. Їх об’єднує мета досягнення високощільної інтеграції чипів, але вони відрізняються структурами інтерпозерів, масштабованістю та відповідними сценаріями застосування.

CoWoS-S є відносно зрілим рішенням. Вона використовує великий кремнієвий інтерпозер для з’єднання обчислювальних чипів і HBM, забезпечуючи високу щільність міжз’єднань. Оскільки ШІ-прискорювачі продовжують додавати обчислювальні чиплети та стеки HBM, необхідна площа корпусу також збільшується. Складність виробництва, вартість і обмеження розміру великих кремнієвих інтерпозерів поступово стають проблемами, які потребують вирішення.

CoWoS-L поєднує шари перерозподілу з локальними кремнієвими структурами міжз’єднань. Вона забезпечує високощільні міжз’єднання там, де потрібні високошвидкісні з’єднання, водночас підтримуючи більшу площу корпусу. CoWoS-L від TSMC вийшла на масове виробництво у 2024 році та продовжує розвиватися в напрямі більших розмірів. У дослідженні 2026 року TrendForce заявила, що CoWoS-L, як очікується, зберігатиме важливу роль у передовому пакуванні високопродуктивних ШІ-чипів до 2028 року завдяки технологічній зрілості та перевагам щодо виходу придатної продукції.

CoWoS-R використовує RDL-інтерпозер на основі полімерних і мідних міжз’єднань, забезпечуючи гнучкіші варіанти проєктування для певних застосувань. Важливо зазначити, що жодне з трьох рішень не має абсолютної переваги за продуктивністю, яка була б застосовною до кожного продукту. Розробники чипів мають обирати відповідне рішення на основі щільності міжз’єднань, розміру корпусу, виробничих витрат, виходу придатної продукції та вимог до продукту.

Чому попит на ШІ-чипи залежить не лише від потужностей виробництва GPU?

Виробництво ШІ-чипів охоплює кілька взаємопов’язаних етапів. Спочатку компанія, що розробляє чипи, завершує архітектуру GPU або ШІ-прискорювача. Потім контрактний виробник використовує передовий техпроцес для виготовлення обчислювального чипа. Водночас виробники пам’яті мають постачати HBM, що відповідає необхідним специфікаціям, а виробники пакування інтегрують обчислювальний чип із пам’яттю. Після цього продукт проходить тестування, складання з підкладкою та інші процеси, перш ніж його можна буде поставити.

Це означає, що обсяг випуску пластин для GPU становить лише частину виробничих можливостей для ШІ-чипів. Припустімо, компанія планує виробити 100 000 ШІ-прискорювачів і отримала достатньо обчислювальних чипів, але доступний обсяг HBM підтримує лише 80 000 продуктів, а потужності передового пакування — лише 60 000. У такому разі остаточна кількість готової продукції може бути обмежена етапом пакування. Цей приклад наведено лише для пояснення обмежень ланцюга постачання та не відображає фактичні виробничі дані будь-якої компанії.

У березні 2026 року дослідження, опубліковане Epoch AI, оцінило, що у 2025 році NVIDIA, Google, AMD та Amazon — чотири основні розробники й покупці ШІ-чипів — сукупно спожили понад 90% світових потужностей CoWoS і постачання HBM, водночас на них припадала відносно менша частка випуску передових логічних чиплетів. Це свідчить про те, що в окремі періоди передове пакування та HBM можуть бути більш обмеженими ресурсами, ніж постачання передових логічних пластин у традиційному розумінні. Важливо зазначити, що дослідження використовувало оціночну модель, а його результати не відображають фактичні коефіцієнти завантаження потужностей усіх виробників.

Отже, аналіз постачання ШІ-чипів потребує не лише моніторингу потужностей TSMC з виробництва 3-нм або 2-нм пластин. Також необхідно враховувати постачання HBM, вихід придатної продукції пакування, постачання підкладок і потужності тестування. Темпи розширення потужностей відрізняються на різних етапах, а затримки на будь-якому критичному етапі можуть вплинути на графіки запуску та постачання кінцевої продукції.

Чому NVIDIA, AMD і постачальники хмарних послуг конкурують за потужності CoWoS?

Із ростом попиту на ШІ-обчислення NVIDIA та AMD потребують більше ресурсів передового пакування для підтримки своїх GPU нового покоління. Водночас великі технологічні компанії, зокрема Google, Amazon, Microsoft і Meta, розробляють власні ШІ-прискорювачі. Хоча ці продукти використовують різні обчислювальні архітектури, деякі з них також потребують HBM і технологій передового пакування, створюючи спільний попит у відповідному ланцюгу постачання.

Для NVIDIA потужності CoWoS тісно пов’язані з можливостями постачання високопродуктивних ШІ-GPU. GPU необхідно запакувати разом із HBM, перш ніж їх можна буде надалі інтегрувати в серверні системи та системи масштабу стійки. Навіть за високого ринкового попиту на ШІ-прискорювачі недостатні потужності пакування можуть вимагати від компаній коригування графіків поставок. AMD стикається з подібними викликами, оскільки розвиток її продуктів Instinct також потребує координації ресурсів пластин, HBM, пакування та підкладок.

У вересні 2026 року TrendForce заявила, що NVIDIA продовжувала розвивати великомасштабні ШІ-системи для серверних стійок, тоді як AMD активно просувала продукти серій MI400/MI450. Водночас розширювалося впровадження TPU від Google, Trainium від Amazon та власних ASIC інших постачальників хмарних послуг. Різні продукти використовують різні рішення для пакування, але загальна тенденція полягає в тому, що дедалі більше постачальників ШІ-чипів потребують високощільного пакування та ресурсів високошвидкісної пам’яті.

Ця конкуренція не означає, що кожен ШІ-чип має використовувати CoWoS. Розвиваються також альтернативні технології, зокрема EMIB від Intel, а деякі чипи можуть використовувати інші рішення для пакування. Ключовий момент полягає в тому, що високопродуктивні ШІ-обчислення й надалі потребують більшої щільності міжз’єднань чипів, більшої площі корпусу та вищої пропускної здатності пам’яті, через що передове пакування стає дедалі важливішим ресурсом ланцюга постачання.

Чому потужності CoWoS складно швидко розширити?

Розширення потужностей передового пакування передбачає більше, ніж просто додавання обладнання. CoWoS включає кілька складних процесів, зокрема високоточне виробництво, розміщення чипів, оброблення структур міжз’єднань, роботу з матеріалами та випробування на надійність. У міру збільшення площі корпусів і кількості чиплетів виробники повинні контролювати більше технологічних змінних, що висуває вищі вимоги до точності обладнання, виходу придатної продукції та координації ланцюга постачання.

Вихід придатної продукції пакування є важливим чинником. Припустімо, великий модуль корпусу містить кілька дорогих обчислювальних чиплетів і стеків HBM. Дефект на критичному етапі виробництва може вплинути на придатність усього модуля. Що складніша структура корпусу, то більше виробникам потрібно оптимізувати процеси, перевірки та процедури доопрацювання. Тому зазвичай потрібен час, щоб нова лінія виробництва пакування пройшла шлях від будівництва до стабільного масового виробництва. Заплановані потужності не можна просто прирівнювати до фактичних можливостей постачання.

Крім того, на розширення потужностей CoWoS впливають обладнання на попередніх етапах виробництва, підкладки корпусів, матеріали та кадрові ресурси. У квітні 2026 року TrendForce заявила, що попит на ШІ-чипи поширив тиск на постачання з передового виробництва пластин на обладнання для пакування, підкладки та пов’язані матеріали. Навіть якщо TSMC продовжує нарощувати свої потужності пакування, повільніше розширення серед допоміжних постачальників може створити нові вузькі місця.

Для виробників чипів це також пояснює, чому довгострокове планування потужностей стає дедалі важливішим. Компаніям потрібно заздалегідь координувати дії з контрактними виробниками, виробниками пам’яті та постачальниками пакування, щоб необхідні ресурси були доступні на різних етапах виробництва приблизно одночасно. Інакше збільшення потужностей на одному етапі може не одразу привести до зростання поставок готових ШІ-чипів.

Як TSMC розширює потужності CoWoS? Які нові розробки з’явилися у 2026 році?

TSMC збільшує розміри корпусів, оптимізує структури міжз’єднань і нарощує виробничі потужності, щоб задовольнити вимоги до обчислювальної продуктивності та ємності пам’яті ШІ-прискорювачів наступного покоління. Оскільки окремі ШІ-прискорювачі інтегрують більше чиплетів і HBM, площа корпусів продовжує збільшуватися, а обмеження розміру традиційних інтерпозерів стають значним технічним викликом.

У травні 2026 року TSMC представила на технологічному симпозіумі CoWoS-технології для більших корпусів і заявила, що розпочала виробництво рішення CoWoS розміром у 5,5 раза більше за розмір ретикулу. Цей коефіцієнт описує масштаб корпусу відносно стандартної площі експонування ретикулу. Він не означає, що обчислювальна продуктивність зростає в стільки ж разів. Основне значення збільшення розміру корпусу полягає в тому, що воно дає змогу інтегрувати більше обчислювальних чипів і компонентів пам’яті в одному корпусі.

Дорожня карта розширення технологій TSMC CoWoS

Джерело: документація TSMC щодо технології CoWoS і технологічний симпозіум 2026 року. Майбутні терміни є планами та не свідчать про завершене масове виробництво.

Ці розробки відображають зміни в масштабуванні ШІ-чипів. У минулому застосування досконаліших технологічних процесів виробництва транзисторів було важливим способом підвищення обчислювальної продуктивності. Сьогодні виробники також можуть покращувати можливості систем, збільшуючи розміри корпусів і кількість чиплетів та стеків HBM. Однак більші корпуси також можуть створювати виклики, пов’язані з виробничими витратами, подаванням живлення, відведенням тепла та виходом придатної продукції. Фактичну комерційну цінність цих технологічних дорожніх карт ще потрібно оцінювати на основі результатів масового виробництва.

Який зв’язок між CoWoS, HBM, чиплетами та передовими техпроцесами?

CoWoS, HBM, чиплети та передові техпроцеси часто згадуються разом у дискусіях про галузь ШІ-чипів, але це не тотожні технологічні поняття. Передові техпроцеси передусім впливають на щільність транзисторів, продуктивність та енергоспоживання логічних чипів. Чиплети — це метод проєктування, за якого складну чипову систему поділяють на кілька чиплетів. HBM забезпечує пам’ять із високою пропускною здатністю. CoWoS інтегрує ці компоненти в одному корпусі за допомогою високощільних міжз’єднань.

Наприклад, ШІ-прискорювач може використовувати передовий техпроцес для виготовлення обчислювальних чиплетів, а потім з’єднувати кілька чиплетів із HBM через CoWoS. Така конструкція може певною мірою подолати обмеження, з якими стикається один великий чип щодо виробничого розміру та системної інтеграції. Однак чиплети не обов’язково потребують CoWoS, а HBM не є необхідною для кожного ШІ-чипа. Конкретна архітектура залежить від цільових показників продуктивності, виробничих витрат і сценаріїв використання продукту.

З погляду ланцюга постачання ці технології значною мірою доповнюють одна одну. Передові техпроцеси визначають базові можливості обчислювальних чипів, HBM забезпечує пропускну здатність даних, а передове пакування визначає, наскільки ефективно кілька компонентів можуть працювати разом. Тому розвиток галузі ШІ-чипів не можна пояснити лише подальшим зменшенням технологічних норм. Він потребує скоординованої оптимізації в розробленні чипів, виробництві, пам’яті та пакуванні.

Які напівпровідникові компанії можуть зазнати впливу зростання попиту на CoWoS?

Зростання попиту на CoWoS насамперед впливає на контрактних виробників чипів і компанії передового пакування. TSMC не лише виробляє великі обсяги передових логічних чипів, а й надає послуги CoWoS-пакування, що дає їй змогу брати участь у кількох етапах — від переднього етапу виробництва до завершальної інтеграції. Однак розширення потужностей передового пакування зазвичай потребує значних капітальних інвестицій. Його внесок у прибуток усе ще залежить від завантаження потужностей, виходу придатної продукції, цін для клієнтів і витрат на амортизацію.

Іншою групою, на яку може вплинути ця тенденція, є постачальники HBM і напівпровідникових матеріалів. Компанії, зокрема SK hynix, Samsung і Micron, беруть участь у ринку пам’яті з високою пропускною здатністю, тоді як постачальники передових підкладок для корпусів, обладнання та пов’язаних матеріалів також можуть отримати вигоду від зростання попиту на ШІ-обчислення. Однак компанії відрізняються асортиментом продукції, технологічними можливостями та структурою клієнтів. Увесь ланцюг постачання не слід розглядати як єдину категорію зростання.

Для NVIDIA та AMD розширення потужностей CoWoS може покращити умови постачання високопродуктивних ШІ-прискорювачів. Якщо ресурси пакування стануть доступнішими, виробникам чипів може бути простіше виконувати замовлення клієнтів. Однак поліпшення постачання також може змінити ціноутворення та конкурентне середовище. Зокрема, у міру виходу на ринок більшої кількості ШІ-GPU та спеціалізованих ASIC ресурси передового пакування можуть стати менш обмеженими, а конкуренція між виробниками може більше зосереджуватися на фактичній продуктивності, вартості систем і програмних екосистемах.

Отже, інвесторам не варто робити висновок, що виручка або ціна акцій компанії обов’язково зростатиме лише тому, що вона належить до ланцюга постачання CoWoS. Важливішими чинниками є конкретна роль компанії в ланцюгу постачання, технологічні бар’єри, плани розширення потужностей, концентрація клієнтів і майбутні зміни маржі прибутку.

Як інвестори можуть визначити, чи створює розширення потужностей CoWoS реальні інвестиційні можливості?

Інвесторам, які стежать за акціями TSMC і компаній у секторі ШІ-напівпровідників, потрібно розрізняти ринковий попит, плани щодо потужностей і фактичні поставки. Зростання попиту на CoWoS свідчить, що клієнтам потрібно більше ресурсів передового пакування, але заплановані нові потужності мають пройти встановлення обладнання, валідацію процесів і підвищення виходу придатної продукції, перш ніж поступово перетворитися на продукцію, придатну для продажу.

Інвестори можуть відстежувати завантаження потужностей та асортимент продукції. Якщо потужності передового пакування залишаються значною мірою завантаженими протягом тривалого періоду, відповідні компанії можуть мати сприятливі можливості для зростання бізнесу. Однак якщо галузь агресивно розширює потужності, а фактичний попит на ШІ-чипи не відповідає очікуванням, завантаження потужностей може знизитися. Виробничі витрати та ціни на продукцію також можуть відрізнятися між технологічними рішеннями CoWoS. Прибутковість не можна оцінювати лише на основі площі корпусу або обсягу потужностей.

Необхідно також враховувати оцінки вартості компаній і ринкові очікування. Ціни акцій напівпровідникових компаній часто заздалегідь відображають очікування зростання на наступні кілька кварталів або навіть довші періоди. Навіть якщо попит на CoWoS продовжує зростати, фактичні фінансові результати все одно можуть не спричинити подальшого підвищення оцінки вартості, якщо ціна акцій компанії вже повністю врахувала оптимістичні очікування.

Для індивідуальних інвесторів CoWoS краще розглядати як аналітичний інструмент для розуміння ланцюга постачання ШІ-напівпровідників, а не як самостійний сигнал до купівлі чи продажу. Комплексніша оцінка галузевих змін потребує аналізу передового пакування разом із HBM, контрактним виробництвом пластин, поставками GPU, капітальними витратами клієнтів і маржею прибутку компаній.

Підсумок

CoWoS — це важлива технологія передового пакування, яку TSMC використовує для високопродуктивних обчислень і ШІ-прискорювачів. За допомогою структур високощільних міжз’єднань вона інтегрує GPU, обчислювальні чиплети та HBM в одному корпусі. Її роль не обмежується складанням чипів. Вона також впливає на ефективність передавання даних між обчислювальними компонентами та пам’яттю, продуктивність систем і масштабованість виробництва.

Оскільки NVIDIA, AMD і великі постачальники хмарних послуг продовжують розробляти ШІ-прискорювачі, передове пакування стало важливим чинником, що впливає на постачання чипів. Навіть якщо постачання пластин за передовими техпроцесами є достатнім, вузькі місця у HBM, CoWoS або підкладках корпусів усе ще можуть обмежувати поставки кінцевої продукції.

У майбутньому, у міру розвитку CoWoS-L, технологій великих корпусів та інших рішень передового пакування, конкуренція серед ШІ-чипів дедалі більше залежатиме від координації виробництва, пам’яті та можливостей системної інтеграції. Для інвесторів у напівпровідниковий сектор розуміння CoWoS дає змогу аналізувати реальну динаміку попиту та пропозиції в індустрії ШІ за межами GPU. Однак оцінки все одно мають враховувати корпоративні прибутки, завантаження потужностей і оцінки акцій.

Поширені запитання

Що таке CoWoS?

CoWoS — це технологія передового пакування, розроблена TSMC. Вона інтегрує обчислювальні чипи з такими компонентами, як HBM, в одному корпусі за допомогою структур високощільних міжз’єднань. Вона переважно використовується для ШІ та високопродуктивних обчислень.

CoWoS — це 2,5D чи 3D-пакування?

CoWoS загалом класифікується як технологія передового 2,5D-пакування. Вона може з’єднувати кілька чипів в одному корпусі, а також інтегрувати HBM, яка використовує внутрішні структури 3D-стекування. Однак CoWoS не слід безпосередньо ототожнювати з усіма технологіями 3D-стекування чипів.

У чому різниця між CoWoS і HBM?

HBM — це технологія пам’яті з високою пропускною здатністю, тоді як CoWoS — технологія передового пакування. HBM забезпечує високошвидкісний доступ до даних, а CoWoS допомагає створювати високощільні міжз’єднання між обчислювальними чипами та HBM.

Чому CoWoS впливає на постачання GPU від NVIDIA та AMD?

Високопродуктивні ШІ-GPU зазвичай потрібно запакувати разом із HBM, перш ніж їх можна буде поставити. Якщо потужностей CoWoS недостатньо, уже виготовлені обчислювальні чипи все одно можуть не перетворитися на готову продукцію за графіком.

Чому CoWoS-L стає дедалі важливішою?

CoWoS-L може підтримувати масштабнішу інтеграцію чипів за допомогою RDL і локальних кремнієвих структур міжз’єднань, задовольняючи потребу ШІ-прискорювачів наступного покоління у більшій кількості обчислювальних чиплетів і HBM.

Чи означає збільшення потужностей CoWoS, що ціна акцій TSMC обов’язково зросте?

Не обов’язково. Розширення потужностей може створювати бізнес-можливості, але динаміка акцій також залежить від капітальних витрат, виробничих витрат, завантаження потужностей, прибутковості та ринкової оцінки.