もし過去10年の半導体業界の主旋律が「ムーアの法則」だとするなら、いま最も大きなキーワードになるのは間違いなく先端パッケージングです。
大規模モデルのパラメータが数百億級から数兆級へと暴走（急増）する中で、プロセスの微細化だけに頼って計算力を伸ばす道は物理的限界に近づいています。AIチップは、膨大な計算ユニットと高帯域幅メモリを同時に収めなければなりませんが、従来の2Dパッケージではとっくに力不足です。そこで、HBM＋CoWoSの「黄金の組み合わせ」は、ほぼすべての高級AIチップメーカーの必須選択肢になっています。
NVIDIAのBlackwellアーキテクチャGPUから、AMDのMIシリーズ加速器、さらにクラウド各社が自社開発する学習用チップまで——十分なCoWoSの生産能力を握った者こそが、AI計算力競争で本当に足場を固められます。
台積電のCoWoSパッケージ供給能力をめぐる「奪い合いのポジション争い」が、世界の半導体大手の間でひそかに始まっています。
CoWoS（Chip-on-Wafer-on-Substrate）は、台積電が開発した2.5Dの先端パッケージ技術です。簡単に言うと、チップとメモリを基板に直接はんだ付けするのではなく、高密度のTSV（シリコン貫通電極）とマイクロバンプを通じて、GPU/ASICなどの計算チップとHBMメモリチップを中間層（Interposer）の1枚の上に並べ配置します。そして、中間層内部の密な微細配線によってチップ間を高速に相互接続し、最後に全体を基板へ一体パッケージします。
図源：大道至简不简单
なぜわざわざそんなことをするのか？ 従来のPCB回路基板では線幅が太すぎて、信号伝送距離と速度が制限されます。GPU1個は多くの場合、複数のHBMを同時に接続する必要があり、帯域要求は1秒あたり数TBにまで達します。これほど巨大な伝送量を負荷できるのは、シリコン中間層の超細線配線だけです。
2011年、台積電はCoWoSを正式に発表しました。複数回の反復を経て、現在はCoWoS-S（全面シリコン中間層）、CoWoS-R（RDL中間層）、CoWoS-L（局所シリコンブリッジ＋有機基板）の3方式が形成されています。その中でCoWoS-Lは現在の主流方式です。「局所シリコンブリッジ」で超大面積の単一シリコン中間層の代わりをすることで反りやコストを抑えつつ、より大きなパッケージ面積と、より多くのHBMスタックに対応できます。
このアーキテクチャのコアとなる利点は非常に明確です：
帯域幅の向上： HBMとGPUはシリコン中間層を介して直接相互接続され、帯域幅は従来DDRの数十倍に達します。AI学習における「メモリウォール」問題を根本的に解決します；
消費電力の低減： 信号伝送距離が大幅に短縮され、データ搬送の消費電力が顕著に下がります；
集積度の向上： 複数のChiplet小チップ＋複数のHBMを同一パッケージ内で協調させることができ、単一チップの面積制約を突破します。
CoWoSがなければ、今日の「数千億級パラメータ」規模の大規模モデル学習用チップも存在しなかったかもしれません。
モルガン・スタンレーのサプライチェーン調査・予測によると、2026年の世界の主要顧客向けCoWoSウェハ総需要は約138.4万枚で、2027年には268.2万枚へと急増します。2年でほぼ倍増です。この能力争奪戦の参加者は、すでに単一のGPUメーカーから、AI計算力産業チェーン全体へと広がっています。
主要顧客別の世界CoWoS生産能力需要予測
NVIDIA：依然として主役だが、シェアは薄まっていく
NVIDIA（英伟达）が依然として圧倒的な主役であることは難しくありません。
2026年のNVIDIAのCoWoS生産能力需要は780k（千枚）で、2027年には1200kへ跳ね上がり、首位を維持します。HopperからBlackwell、そして最新のRubinアーキテクチャまで、世代ごとのGPUはすべて台積電のCoWoS-Lプロセスに深く依存しています。
同時に、CoWoS-RはNVIDIAのVera CPUの製造に主に使われ、出荷見込みは575万個です。強い予約量は、Vera CPUの出荷量がほぼ倍増することを示唆しており、それに伴うCoWoS-Rの需要も100k（千枚）以上と見込まれます；CoWoS-SはQuantumおよびSpectrumのスイッチチップ向けです。
全体を見ると、NVIDIA単独で台積電のCoWoS能力の過半を押さえています。
ただし注目すべき点があります。NVIDIAの総需要に占める割合は、2026年の約56%から2027年の約45%へと下がります。絶対値は増えていますが、シェア比率は薄まっているのです。これは、CoWoS市場の構図がNVIDIA単独の「独走」から、複数強が並び立つ形へ移っていることを意味します。
AMD：2027年の最大のダークホース、増分はNVIDIAを追いかけ続ける
NVIDIAがストックの王者なら、AMDは最も勢いのある追い上げ役です。
AMDの2026年のCoWoS生産能力は130k（千枚）にとどまりますが、2027年には530kへ急増します。400kの増分は、ほぼNVIDIA（442k）と同水準です。主なドライバーは、AMD MIシリーズのAIサーバーチップの量産拡大に加え、3D V-CacheとChipletアーキテクチャの大規模採用です。これにより、AMDのCoWoS需要は1年で3倍以上に跳ね上がり（成長307%）、それを裏付けています。
報道によれば、AMDの2027年の重点製品はMI455で、年末には少量のMI500（Arcadia）を生産します。AMD向けのVenice CPU領域では、AMDは主にASE/SPIL、Amkorなど、台積電以外のCoWoSプロセスに依存しており、生産能力は5万枚から27万枚へ急増します。これは675万個のCPU出荷量に対応する見込みで、主にAgentic AI需要が背景です。
興味深いことに、AMDが買収したXilinxの10k（千枚）需要はそのまま動きません。これは、成長の大部分がAMDの自社製品ラインの急拡大によるものであり、FPGA製品ラインのCoWoS需要はすでに飽和している、あるいは技術ロードマップが別のパッケージ方式へ移っていることを示唆している可能性があります。
Broadcom：堅実なネットワークチップ成長
2026年、ブロードコム（博通）の生産能力需要は300k（千枚）で、CoWoSの第2の需要先です。2027年には484k（同比増61%）まで増える見込みで、AMDに逆転されて第3位になります。
上位2社とは異なり、ブロードコムの主力製品はGPUではなく、高級ネットワーク用スイッチチップです。AIクラスターにおける800G、1.6Tスイッチへの需要急増が、ブロードコムのTomahawkシリーズチップを全面的にCoWoSの先端パッケージへシフトさせました。さらにブロードコムは、Google TPU v7（Ironwood）とv8i（SunFish）チップの設計および受託製造（代工）業務を支援しており、CoWoSの生産能力を使用します。
MediaTek：思いがけない増勢
MediaTek（联发科）は40k（千枚）から180kへと跳ね上がり、成長率は350%です。このランキングで最も意外な注目点は、従来の携帯電話用チップ大手がAI加速器市場へ本格参入していることです。クラウドおよびエッジのASICチップがCoWoSを大規模に採用し始め、増速率は主要顧客の中でトップになります。
あるサプライヤーによれば、MediaTekのASIC事業は主にGoogle TPU v8t（ZebraFish）から生じており、360万個の出荷に相当すると見込まれます。
AWS：クラウド事業者の自社チップが着実に立ち上がる
AWSの2本の自社チップ製品ライン（AnnapurnaとAlchip）の需要は、合計で88k（千枚）から126k（千枚）へ増加します。Trainium学習チップとInferentia推論チップの継続的なイテレーションを反映しており、クラウド事業者が単一GPUサプライヤーへの依存から脱却したいという決意を示しています。ただし、先頭のメーカーに比べて増速は比較的おだやかです。
MarvellとGUC：カスタムASICの暗流が湧く
Marvellは17k（千枚）から64kへ、GUCは14kから60kへ、それぞれ増加し、成長率は276%と329%です。この2社の急増は、カスタム化されたAI ASIC市場が爆発的に拡大しているというトレンドを映し出しています。MarvellのDPUとAIネットワークチップ、そしてGUC（创意电子）のASIC設計サービス事業が、大量にCoWoS能力を消費しています。
より多くのインターネット企業が自社のAIチップを設計するようになっており、彼らはすべて、設計サービス企業を通じて台積電のパッケージ生産能力に接続する必要があります。
Cisco：従来の領域での成長が停滞
Cisco（思科）の規模と増分は小さく、需要は5k（千枚）から6kへにとどまります。従来のネットワーク機器やミドル〜ローエンドFPGAによる、ハイエンドCoWoSへの牽引力が限られていることを反映しています。この市場は徐々にAI関連需要に押し出されつつあります。
全体として見ると、CoWoSの需要構造は大きく変わっています：
AI GPU陣営がベース： NVIDIA＋AMD＋Broadcomが大半の能力を占めます；
ASICとネットワークチップが新しい増分： MediaTek、Marvell、GUCは、AIスイッチや高速相互接続チップの需要を受けて恩恵を受け、パッケージ需要は倍増。増速は業界平均を大きく上回ります；
クラウド事業者の自社チップは長期の変数： 現時点の規模は大きくありませんが、クラウドの自社大規模モデル用チップは継続的に増産しており、同時に計算力サプライチェーンを分散化する方向性も示しています；
従来FPGA/ネットワーク機器： Xilinx、Ciscoの需要は停滞し、従来ビジネスによるハイエンドCoWoSの牽引は限定的です。
業界総量の視点から見ると、世界の主要顧客のCoWoS生産能力需要は、2026年の合計約138.4万枚から、2027年には合計約268.2万枚へ。全体の成長は約94%です。2年でCoWoSウェハ需要がほぼ倍増することは、モルガン・スタンレーによる「先端パッケージング領域が高成長」という判断を裏付けています。
すべてのプレイヤーが同じレーンに詰め込んでいると、供給能力不足の問題が自然と表面化します。
CoWoSの戦略価値を早くから認識していた台積電は、すでに必死に増産しています。
データによると、2022年のCoWoSの月産能力は約1万枚にすぎませんでしたが、2025年には7万枚へ迫っています。台積電および協力パートナーが積極的に増産することで、台積電のCoWoS月産能力は2026年に12万〜14万枚（記録的水準）に到達できる見込みで、2027年にはさらに17万枚/月へ増加します（一部計画では2027年末の能力が20万枚/月に達する可能性も示されています）。増産は主に台南と嘉義に集中しており、これまでの規模を大幅に上回る見込みです。
台積電はCoWoSの増産を進めると同時に、業界トップのCoPoS（Chip on Panel on Substrate）パネル級パッケージ技術も積極的に推進しています。試作ラインは2026年6月に調整完了の予定で、最も早いのは2028〜2029年に大規模量産を実現し、大型チップのパッケージ需要に対応します。
台積電以外の陣営も増産を進めています。2027年末までに、台積電以外の陣営（ASE/SPIL、Amkorなど）のCoWoS能力は月8万枚（80kwpm）まで拡張される見通しです。内訳では、ASE/SPILが2026年末の30kwpmから50kwpmへ、Amkorが20kwpmから30kwpmへ増やすなど、いずれも主にCoWoS-LとCoWoS-Rに重点を置いています。
業界の供給構造は、台積電の単独支配から、ウェハ受託製造（ファウンドリ）と封止・テスト（OSAT）各社が並行して増強する方向へ移っているのが見て取れます。UBSは、CoWoS業界の月産能力は2026年末の16万枚から2027年末の25万枚へ増える見込みで、1年の増加幅は約56%だと予想しています。この増産の背景には、Rubin、AMD Venice、Google TPU、Amazon Trainiumが同時にパッケージ需要を増やしていることがあります。
一方、今後5年の間に、台積電のCoWoSは「毎年、サイズを拡大する」ペースで継続的に進展し、より多くのロジックとHBMを統合していきます。2026年には、世界最大級の5.5倍サイズのフォトマスクCoWoSをすでに生産し、歩留まりは98%超です。その後、HBMを20基統合する14倍フォトマスクサイズのCoWoSが2028年に量産され、さらに24基のHBMを統合でき、14倍フォトマスクより大きいバージョンは2029年に用意されます。
サプライチェーン情報によると、CoWoS需要が強いだけでなく、台積電のSoICおよびCoPoSの進捗も速く、設備サプライチェーンの受注の可視性が2030年まで直接見えるようになっているとのことです。例えば、台積電のSoIC能力も増強が続いています。以前の予測では2027年の月産能力は1万枚から2万枚へ引き上げる予定でしたが、最新情報では5万枚へ上方修正されたと伝えられ、NVIDIAが大量の能力を確保しています。
しかし、新規の供給能力はすぐに、より大きな「注文の受け皿」と直面します。
UBSの試算によると、CoWoS能力の総需要は2026年の130.7万枚から2027年の247.5万枚へ増加します（上記のモルガン・スタンレー予測は268.2万枚）。増加率は1年で約89%で、同時期の業界月産能力の増加幅を明確に上回ります。
図源：UBS
サプライチェーンによると、現時点でのCoWoSの需給ギャップは約20%で、2026年末になってようやく約10%まで縮小すると見込まれます。別の機関の試算では、2027年の能力ギャップはさらに拡大して約70万枚、30%超になる可能性もあります。
あるサプライチェーン企業は、仮にCoWoSの月産能力が20万枚超まで引き上がっても、すべての顧客の注文需要を満たすのは難しいと指摘しています。加えて、増産のリスク、独占（垄断）のリスク、米国内での製造（ローカル製造）などのリスクも残っています。多くの顧客は、以前ほぼ台積電一社独占だった状態から、日月光、矽品科技、Amkorなどを「流出（スピルオーバー）先の受注対象」としてリストアップし、先端パッケージのセカンド・サプライパスを構築し始めています。
他方、増産のスピードが需要に追いつかない理由も他にあります。まず工程のハードルが高いことです。CoWoSは、大面積のシリコン中間層、TSV貫通孔、マイクロバンプの接合など複数の精密工程を含むため、歩留まりの立ち上げには時間がかかります。次に、設備サプライチェーンが長いことです。先端パッケージに必要な接合装置や検査装置のリードタイムは1年以上に及び、「金を払えばすぐに増産できる」というわけではありません。そして多くの場合、CoWoSとHBMはセットです。SKハイニックスやサムスンのHBM能力が追いつかないため、CoWoS能力がどれほど大きくても出荷できません。
結果として、気まずい局面が生まれています。台積電のCoWoS能力は2024〜2026年の間ずっと満産状態で、受注の可視性はすでに2027年まで並んでいます。
この状況では、各チップメーカーは能力を確保するため、1年以上前倒しで台積電と交渉せざるを得ず、「生産能力を奪う優先度」をめぐる業界の非公式ルールまで見え始めています。
さらに注目すべき点として、CoWoSのパッケージ需要が上昇する一方で、フロントエンドの先端プロセスもより逼迫しています。
UBSは、クラウドAI製品が台積電N3需要に占める割合が、2026年の35%から2027年には72%へ上がると指摘しています。2年平均の生産能力稼働率は、それぞれ約108%と109%です。Rubin、Vera CPU、Google TPU、Trainiumはすべて先にN3ウェハを確保し、その後でCoWoS工程に入れます。
このプロセスの中で、顧客構成も急速に変化しています。NVIDIAが台積電N3能力を占める割合は、2026年の10%から2027年には30%へ上昇すると見込まれます。Broadcomは10%から16%へ；同時期にAppleの比率は38%から14%へ下がります。消費者向け電子機器にも需要はありますが、クラウドAIが先端プロセスと後工程の封止パッケージの両方を明確に押さえています。
したがって、CoWoSの供給が追いつけるかどうかは、これらの各段階で同じリズムで歩調を合わせて「立ち上げ（爬坡）」られるかにかかっています。
2027年末の月産25万枚という業界目標は、先端プロセスのウェハ供給、OSATの全工程歩留まり、接合・計測装置の納入を同時に実現することが必要です。さらにRubin、Venice、TPUも計画通りに量産投入されるのを待たなければなりません。より多くの顧客からの需要が来るほど、CoWoSは単一GPUのサイクルへの依存からは脱却できますが、製品ミックスとスケジューリングの複雑さはむしろ増します。
最近、業界では「台積電がこれまで設備ベンダーへの注文配分を確定していない」ことが原因で、サプライヤーが身動きできないでいる、という声も出ています。価格競争で値下げ・受注を奪い合う雰囲気になりはしないかを懸念しています。さらに、設備の注文から生産・出荷までのリードタイムは少なくとも7〜9か月で、設備を予定通りに納入できない恐れがあるとの不安が業界にあります。
加えて、供給能力よりも厄介なのは技術とコストのボトルネックです。
報道によれば、CoWoSで使用されるシリコン中間層には、コストが高い、サイズに制限がある、反りやすいという3つの大きな課題があります。12インチのシリコン中間層の単片コストは100ドル超で、全体のパッケージコストの半分以上を占めます。特にAIチップがますます大型化しており、NVIDIA B200のパッケージ面積は単一シリコン中間層が担う限界の3〜4倍に達しています。シリコン中間層のサイズ制約は、もはや避けられません。次世代のRubin GPUはさらに大きくなる見込みで、現状は「局所シリコンブリッジ＋有機基板」の方式で応急対応するしかありません。
CoWoSの供給が逼迫していることは、スマホ向けの競争相手にとってチャンスにもなります。
CoWoSは2.5Dパッケージの唯一の答えではありません。競合他社は、自分たちの代替案の整備を加速しています。とりわけ先端プロセスで長年戦ってきたインテルとサムスンは、先端パッケージという巨額の市場の取り合いと生産能力のギャップを前に、刃を研いでいます。
インテルのEMIBとFoveros
インテルは、自社の2.5D/3Dパッケージ技術のマトリクスを保有しています。
その中でEMIB（嵌入式多芯片互連橋接）技術は市場を積極的に取りに行っています。CoWoSと異なり、EMIBは局所的な埋め込みシリコンブリッジでフルサイズの中間層を置き換えます。これにより、チップ粒間の局所高速相互接続が可能になり、歩留まりが高く、コストも大幅に下がります。
図源：岐人复盘
CoWoSと比べて、EMIBはシリコン使用量がその1/3〜1/5で、単体コストは30%〜50%低いとされています。EMIB-Mは6倍のフォトマスクサイズを支えており、2026〜2027年には8〜12倍に到達する見込みです。熱膨張のミスマッチによるリスクが低く、反りの問題も少なく、歩留まりは90%超まで到達しています。
EMIBの工程も継続的に進化しています：
EMIB（一世代）： 基本となるシリコンブリッジ。CPU＋GPU/HBMの一般的な異種集積向け。
EMIB-M（Matrix）： 複数ブリッジのアレイ。現状は6倍フォトマスク、2026〜2027年の目標は8〜12倍で、超大規模の多Chiplet AIチップを狙います。
EMIB-T（Through-Silicon-Via）： シリコンブリッジにTSVを導入して垂直給電を実現。電源と信号をパッケージ底面からチップへ直接届け、DC/ACのノイズ干渉を抑制します。AIアクセラレータやデータセンターチップが帯域幅と消費電力に厳しく求める要件に合致しています。後段の歩留まりはすでに90%以上まで上がっています。
EMIB＋ガラス基板： 2026年初頭に初出荷。78×77mmの巨大パッケージ（標準フォトマスクの2倍）で、「10-2-10」スタック（800μm厚のガラスチップ＋上下各10層のRDL＝20層の回路）。HPCとAIサーバーを想定。
市場の進捗として、2026年のインテルEMIB-Tパッケージは、Googleの次世代TPU向けで注文を獲得しています。NVIDIAの次世代GPU FeynmanもEMIBの導入を計画しています。Metaも2028年のCPUで採用する予定です。SKハイニックスはインテルと協力してEMIBをテストし、CoWoS依存を減らす狙いがあります。
先日、インテルは李锡熙（リ・シーシー）をIntel Foundryのエグゼクティブ・バイスプレジデントに任命すると発表しました。先端パッケージ、システム統合、バックエンド技術開発、バックエンド製造を担当し、CEOの陈立武（チェン・リーワン）に直接報告することになります。
この任命の核心的な意味は、インテルが先端パッケージをFoundry事業の重要な成長ポイントとして引き上げようとしている点にあります。AIアクセラレータは通常、ロジックチップ、HBM、I/Oチップ、その他Chipletを同一パッケージに統合する必要があります。パッケージ基盤の能力は、顧客がIntel Foundryを採用するかどうかに直結します。インテルはバックエンドの封止パッケージを独立して強化するため、18A、14Aおよびその先の製造プロセスに加えて、より包括的なシステムレベルの製造ソリューションを提供できるようになります。
世界の構図にとって、インテルは単に前工程で台積電に追いつこうとしているだけではありません。EMIB、Foveros、EMIB-T、混成（ハイブリッド）ボンディングなどのバックエンド技術によって、AI ASIC、HPC、クラウドサービスの顧客を引き込もうともしています。先端パッケージは、インテルが再びハイエンド顧客のサプライチェーンに戻るための切り口になる可能性があります。
業界関係者によると、EMIBはCoWoSの代替選択肢から、「AIの巨大チップ時代」におけるパッケージの第2極へと跳躍しつつあります。その「シリコンブリッジ＋ガラス基板」という二段階の進化が、CoWoSの上乗せ（プレミアム）価格の余地を制約しています。
Foverosはインテルが本当に実現できる3D積層技術で、ロジックチップをロジックチップの上へ積み重ねることができます。インテルのIDM 2.0戦略が進むにつれ、インテルのパッケージ事業も対外的に受注し始めており、台積電のCoWoSとSoICに直接対標しています。
三星のI-Cube
サムスンの競争優位は、HBM製造、ロジックプロセスの受託（ファウンドリ）、先端パッケージまでを一体の「ターンキー（交钥匙）」で提供できる点にあります。
サムスンのSAINT（Samsung Advanced Interconnect Technology）ファミリーは、I-Cube（2.5D）とX-Cube（3D）の技術を含みます。自社のHBMメモリ生産能力という後ろ盾があるため、サムスンはAIチップ顧客のパッケージ受注を強力に獲得し、「メモリ＋パッケージ」の一体競争力を形成しようとしています。
図源：冷酷的岩石
I-Cubeはシリコン中間層を使ってロジックチップとHBMを統合します。現在は最大8基のHBMスタックまで統合に対応できています。次世代のHBM4に向けてサムスンは、従来のマイクロバンプ積層の代わりに混成ボンディング技術を積極的に推進しており、熱放散能力の向上とパッケージ高さの低減を狙っています。サムスンは2026年までにHBMの月産能力を大幅に25万枚へ引き上げる計画で、高性能AIアクセラレータ市場で主導権を取り戻したい考えです。
ただし業界の一部では、「サムスンの2.5Dパッケージプラットフォームを採用する顧客は、出荷量が小さいか、数か月の短期プロジェクトにとどまる。先端パッケージがチップ性能を決める時代において、サムスンはこの領域の競争力を強化する必要が急務だ」との見方もあります。
これに対しサムスンは、2.5D封止の技術ルートを従来のウェハレベルパッケージ（WLP）からパネルレベルパッケージ（PLP）へ転換しています。PLPは正方形の大型パネルを使うため、面積の利用効率が高く、生産効率も円形ウェハより優れます。AIチップのサイズが今後も拡大するにつれ、PLPの適用性はさらに高まるでしょう。サムスンはCube技術をWLPからPLPへ移行させる推進を進め、超大型チップ向けの「システムレベルパネル（SoP）」の開発にも着手しており、開発サイズは415mm×510mmです。
業界プレイヤーの多様なルート
そのほか、ASE（日月光）、Amkor（安靠）などの封止・テスト大手も、同様の2.5Dパッケージ方式の開発を進めています。最先端の性能ではCoWoSに差がありますが、コストと能力の柔軟性では強みがあり、中高端市場を食い取っていっています。
例えば日月光が提供するVIPack™プラットフォームは、ファンアウト型チップのパッケージ（FOCoS）から、共封止光学（CPO）までの、あらゆる分野の異種統合ニーズに対応することを目的としています。AIの爆発的需要による能力不足に備え、日月光は2025年に60億ドル超の設備投資（CAPEX）を行い、高雄および中科地区の工場でCoWoS能力を増強する重点を置く計画です。日月光はさらに、光学エンジンをパッケージ基板に直接統合することで、AIデータセンター内部のデータ伝送効率を大幅に高める先端のシリコンフォトニクス技術も示しています。
安靠は世界第2位のOSATであり、その戦略的重点は、先端プロセスの受託製造（ファウンドリ）工場との密接な結び付きにあります。安靠は台積電と覚書（MOU）を締結し、米アリゾナ州の新工場で台積電のために封止・テスト支援を提供し、ウェハの太平洋をまたぐ輸送の回転時間を短縮します。安靠のハイパフォーマンス・コンピューティング領域の研究開発の重点は、RDL中間層技術やブリッジ技術（Connect-Sなど）であり、すでに複数の計算・ネットワーク顧客が資格認証段階に入っており、2026年に大規模量産を実現する見込みです。さらに安靠は、高密度ファンアウト（HDFO）領域で顕著な優位性があり、次世代のスマートフォンや車載ADASシステム向けに、薄型で効率的な相互接続ソリューションを提供できます。
これらのルートは、完全に競合して相互排他的というわけではなく、異なる用途に対して的確にサービスするためのものです。高級AI GPUは帯域幅、歩留まり、成熟度をより重視します；カスタムAI ASICはコスト、供給の弾力性、複数サプライヤー戦略を重視する可能性が高いです；消費者電子機器やエッジAI製品は、サイズ、コスト、量産製造能力をより重視します。
今後、先端パッケージ市場が台積電一強になることはないだろうと予見できます。複数の技術ルートと複数サプライヤーが共存する構図になっていくはずです。
先端パッケージが限られた数社の手に握られていると、国内の半導体産業も無関係ではいられません。CoWoSの供給逼迫と技術的な壁は、まさに「中国が先端パッケージ分野で加速してブレークスルーする必要性」を映し出しています。
良いニュースは、国内が全力で追い上げており、先端パッケージのレースは決してゼロからのスタートではないことです。
長電科技、通富微電、华天科技などの封止・テスト大手はすでに2.5D/3D封止やChipletなどの技術ルートを構築しており、製品の一部は量産段階に入っています。例えば長電科技は、2026年6月に上海临港で高級先端封装工場（高端先进封装工厂）へ78億元を投資すると発表し、2.5D/3D積層、HBM3e、Chiplet、CPOの4つの方向に注力します。
また、盛合晶微、甬矽電子、晶方科技などの国内企業も、それぞれの特徴を持つ先端封装能力によって、国内サプライチェーンの価値を高めています。大基金三期（第3期の国家大基金）も先端封装を重点支援の方向に組み入れました。
台積電のCoWoSと比べると、中国のメーカーは最上位のAI GPU向け封装では、HBMの協調、歩留まり制御、顧客エコシステムに差がある可能性があります。しかし、国産AIチップや特色ある用途では、より強い「国内顧客との距離の近さ」を持っています。
さらに重要なのは、Chipletアーキテクチャの普及が、中国の産業に「レーンを変えて追い越す（換道超车）」ための窓を提供することです。チップが単一の極限的な大きさを追求するのではなく、複数の小さなチップを組み合わせて高性能を実現するようになると、封装の価値比率は引き続き高まります。これは、国内の封止・テスト産業が長年積み上げてきた領域でもあります。
CoWoSの奪い合いは、まだ終わっていません。
台積電は増産を進め、インテル、サムスン、日月光は追い上げ、国内は必死に突破を図っています。先端パッケージの競争で誰が最後に笑うのかが、今後10年のAIチップの構図に深く影響します。そして国内産業にとって、これは挑戦であると同時に、見逃してはならない歴史的なチャンスでもあります。
この記事の出所：半导体行业观察
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誰がCoWoSを奪い合っているのですか？
もし過去10年の半導体業界の主旋律が「ムーアの法則」だとするなら、いま最も大きなキーワードになるのは間違いなく先端パッケージングです。
大規模モデルのパラメータが数百億級から数兆級へと暴走（急増）する中で、プロセスの微細化だけに頼って計算力を伸ばす道は物理的限界に近づいています。AIチップは、膨大な計算ユニットと高帯域幅メモリを同時に収めなければなりませんが、従来の2Dパッケージではとっくに力不足です。そこで、HBM＋CoWoSの「黄金の組み合わせ」は、ほぼすべての高級AIチップメーカーの必須選択肢になっています。
NVIDIAのBlackwellアーキテクチャGPUから、AMDのMIシリーズ加速器、さらにクラウド各社が自社開発する学習用チップまで——十分なCoWoSの生産能力を握った者こそが、AI計算力競争で本当に足場を固められます。
台積電のCoWoSパッケージ供給能力をめぐる「奪い合いのポジション争い」が、世界の半導体大手の間でひそかに始まっています。
なぜCoWoSにこだわるのか？
CoWoS（Chip-on-Wafer-on-Substrate）は、台積電が開発した2.5Dの先端パッケージ技術です。簡単に言うと、チップとメモリを基板に直接はんだ付けするのではなく、高密度のTSV（シリコン貫通電極）とマイクロバンプを通じて、GPU/ASICなどの計算チップとHBMメモリチップを中間層（Interposer）の1枚の上に並べ配置します。そして、中間層内部の密な微細配線によってチップ間を高速に相互接続し、最後に全体を基板へ一体パッケージします。
図源：大道至简不简单
なぜわざわざそんなことをするのか？ 従来のPCB回路基板では線幅が太すぎて、信号伝送距離と速度が制限されます。GPU1個は多くの場合、複数のHBMを同時に接続する必要があり、帯域要求は1秒あたり数TBにまで達します。これほど巨大な伝送量を負荷できるのは、シリコン中間層の超細線配線だけです。
2011年、台積電はCoWoSを正式に発表しました。複数回の反復を経て、現在はCoWoS-S（全面シリコン中間層）、CoWoS-R（RDL中間層）、CoWoS-L（局所シリコンブリッジ＋有機基板）の3方式が形成されています。その中でCoWoS-Lは現在の主流方式です。「局所シリコンブリッジ」で超大面積の単一シリコン中間層の代わりをすることで反りやコストを抑えつつ、より大きなパッケージ面積と、より多くのHBMスタックに対応できます。
このアーキテクチャのコアとなる利点は非常に明確です：
帯域幅の向上： HBMとGPUはシリコン中間層を介して直接相互接続され、帯域幅は従来DDRの数十倍に達します。AI学習における「メモリウォール」問題を根本的に解決します；
消費電力の低減： 信号伝送距離が大幅に短縮され、データ搬送の消費電力が顕著に下がります；
集積度の向上： 複数のChiplet小チップ＋複数のHBMを同一パッケージ内で協調させることができ、単一チップの面積制約を突破します。
CoWoSがなければ、今日の「数千億級パラメータ」規模の大規模モデル学習用チップも存在しなかったかもしれません。
誰がCoWoSを奪い合っている？
モルガン・スタンレーのサプライチェーン調査・予測によると、2026年の世界の主要顧客向けCoWoSウェハ総需要は約138.4万枚で、2027年には268.2万枚へと急増します。2年でほぼ倍増です。この能力争奪戦の参加者は、すでに単一のGPUメーカーから、AI計算力産業チェーン全体へと広がっています。
主要顧客別の世界CoWoS生産能力需要予測
NVIDIA：依然として主役だが、シェアは薄まっていく
NVIDIA（英伟达）が依然として圧倒的な主役であることは難しくありません。
2026年のNVIDIAのCoWoS生産能力需要は780k（千枚）で、2027年には1200kへ跳ね上がり、首位を維持します。HopperからBlackwell、そして最新のRubinアーキテクチャまで、世代ごとのGPUはすべて台積電のCoWoS-Lプロセスに深く依存しています。
同時に、CoWoS-RはNVIDIAのVera CPUの製造に主に使われ、出荷見込みは575万個です。強い予約量は、Vera CPUの出荷量がほぼ倍増することを示唆しており、それに伴うCoWoS-Rの需要も100k（千枚）以上と見込まれます；CoWoS-SはQuantumおよびSpectrumのスイッチチップ向けです。
全体を見ると、NVIDIA単独で台積電のCoWoS能力の過半を押さえています。
ただし注目すべき点があります。NVIDIAの総需要に占める割合は、2026年の約56%から2027年の約45%へと下がります。絶対値は増えていますが、シェア比率は薄まっているのです。これは、CoWoS市場の構図がNVIDIA単独の「独走」から、複数強が並び立つ形へ移っていることを意味します。
AMD：2027年の最大のダークホース、増分はNVIDIAを追いかけ続ける
NVIDIAがストックの王者なら、AMDは最も勢いのある追い上げ役です。
AMDの2026年のCoWoS生産能力は130k（千枚）にとどまりますが、2027年には530kへ急増します。400kの増分は、ほぼNVIDIA（442k）と同水準です。主なドライバーは、AMD MIシリーズのAIサーバーチップの量産拡大に加え、3D V-CacheとChipletアーキテクチャの大規模採用です。これにより、AMDのCoWoS需要は1年で3倍以上に跳ね上がり（成長307%）、それを裏付けています。
報道によれば、AMDの2027年の重点製品はMI455で、年末には少量のMI500（Arcadia）を生産します。AMD向けのVenice CPU領域では、AMDは主にASE/SPIL、Amkorなど、台積電以外のCoWoSプロセスに依存しており、生産能力は5万枚から27万枚へ急増します。これは675万個のCPU出荷量に対応する見込みで、主にAgentic AI需要が背景です。
興味深いことに、AMDが買収したXilinxの10k（千枚）需要はそのまま動きません。これは、成長の大部分がAMDの自社製品ラインの急拡大によるものであり、FPGA製品ラインのCoWoS需要はすでに飽和している、あるいは技術ロードマップが別のパッケージ方式へ移っていることを示唆している可能性があります。
Broadcom：堅実なネットワークチップ成長
2026年、ブロードコム（博通）の生産能力需要は300k（千枚）で、CoWoSの第2の需要先です。2027年には484k（同比増61%）まで増える見込みで、AMDに逆転されて第3位になります。
上位2社とは異なり、ブロードコムの主力製品はGPUではなく、高級ネットワーク用スイッチチップです。AIクラスターにおける800G、1.6Tスイッチへの需要急増が、ブロードコムのTomahawkシリーズチップを全面的にCoWoSの先端パッケージへシフトさせました。さらにブロードコムは、Google TPU v7（Ironwood）とv8i（SunFish）チップの設計および受託製造（代工）業務を支援しており、CoWoSの生産能力を使用します。
MediaTek：思いがけない増勢
MediaTek（联发科）は40k（千枚）から180kへと跳ね上がり、成長率は350%です。このランキングで最も意外な注目点は、従来の携帯電話用チップ大手がAI加速器市場へ本格参入していることです。クラウドおよびエッジのASICチップがCoWoSを大規模に採用し始め、増速率は主要顧客の中でトップになります。
あるサプライヤーによれば、MediaTekのASIC事業は主にGoogle TPU v8t（ZebraFish）から生じており、360万個の出荷に相当すると見込まれます。
AWS：クラウド事業者の自社チップが着実に立ち上がる
AWSの2本の自社チップ製品ライン（AnnapurnaとAlchip）の需要は、合計で88k（千枚）から126k（千枚）へ増加します。Trainium学習チップとInferentia推論チップの継続的なイテレーションを反映しており、クラウド事業者が単一GPUサプライヤーへの依存から脱却したいという決意を示しています。ただし、先頭のメーカーに比べて増速は比較的おだやかです。
MarvellとGUC：カスタムASICの暗流が湧く
Marvellは17k（千枚）から64kへ、GUCは14kから60kへ、それぞれ増加し、成長率は276%と329%です。この2社の急増は、カスタム化されたAI ASIC市場が爆発的に拡大しているというトレンドを映し出しています。MarvellのDPUとAIネットワークチップ、そしてGUC（创意电子）のASIC設計サービス事業が、大量にCoWoS能力を消費しています。
より多くのインターネット企業が自社のAIチップを設計するようになっており、彼らはすべて、設計サービス企業を通じて台積電のパッケージ生産能力に接続する必要があります。
Cisco：従来の領域での成長が停滞
Cisco（思科）の規模と増分は小さく、需要は5k（千枚）から6kへにとどまります。従来のネットワーク機器やミドル〜ローエンドFPGAによる、ハイエンドCoWoSへの牽引力が限られていることを反映しています。この市場は徐々にAI関連需要に押し出されつつあります。
全体として見ると、CoWoSの需要構造は大きく変わっています：
AI GPU陣営がベース： NVIDIA＋AMD＋Broadcomが大半の能力を占めます；
ASICとネットワークチップが新しい増分： MediaTek、Marvell、GUCは、AIスイッチや高速相互接続チップの需要を受けて恩恵を受け、パッケージ需要は倍増。増速は業界平均を大きく上回ります；
クラウド事業者の自社チップは長期の変数： 現時点の規模は大きくありませんが、クラウドの自社大規模モデル用チップは継続的に増産しており、同時に計算力サプライチェーンを分散化する方向性も示しています；
従来FPGA/ネットワーク機器： Xilinx、Ciscoの需要は停滞し、従来ビジネスによるハイエンドCoWoSの牽引は限定的です。
業界総量の視点から見ると、世界の主要顧客のCoWoS生産能力需要は、2026年の合計約138.4万枚から、2027年には合計約268.2万枚へ。全体の成長は約94%です。2年でCoWoSウェハ需要がほぼ倍増することは、モルガン・スタンレーによる「先端パッケージング領域が高成長」という判断を裏付けています。
すべてのプレイヤーが同じレーンに詰め込んでいると、供給能力不足の問題が自然と表面化します。
生産能力のボトルネック：台積電は走っているが、まだ十分ではない
CoWoSの戦略価値を早くから認識していた台積電は、すでに必死に増産しています。
データによると、2022年のCoWoSの月産能力は約1万枚にすぎませんでしたが、2025年には7万枚へ迫っています。台積電および協力パートナーが積極的に増産することで、台積電のCoWoS月産能力は2026年に12万〜14万枚（記録的水準）に到達できる見込みで、2027年にはさらに17万枚/月へ増加します（一部計画では2027年末の能力が20万枚/月に達する可能性も示されています）。増産は主に台南と嘉義に集中しており、これまでの規模を大幅に上回る見込みです。
台積電はCoWoSの増産を進めると同時に、業界トップのCoPoS（Chip on Panel on Substrate）パネル級パッケージ技術も積極的に推進しています。試作ラインは2026年6月に調整完了の予定で、最も早いのは2028〜2029年に大規模量産を実現し、大型チップのパッケージ需要に対応します。
台積電以外の陣営も増産を進めています。2027年末までに、台積電以外の陣営（ASE/SPIL、Amkorなど）のCoWoS能力は月8万枚（80kwpm）まで拡張される見通しです。内訳では、ASE/SPILが2026年末の30kwpmから50kwpmへ、Amkorが20kwpmから30kwpmへ増やすなど、いずれも主にCoWoS-LとCoWoS-Rに重点を置いています。
業界の供給構造は、台積電の単独支配から、ウェハ受託製造（ファウンドリ）と封止・テスト（OSAT）各社が並行して増強する方向へ移っているのが見て取れます。UBSは、CoWoS業界の月産能力は2026年末の16万枚から2027年末の25万枚へ増える見込みで、1年の増加幅は約56%だと予想しています。この増産の背景には、Rubin、AMD Venice、Google TPU、Amazon Trainiumが同時にパッケージ需要を増やしていることがあります。
一方、今後5年の間に、台積電のCoWoSは「毎年、サイズを拡大する」ペースで継続的に進展し、より多くのロジックとHBMを統合していきます。2026年には、世界最大級の5.5倍サイズのフォトマスクCoWoSをすでに生産し、歩留まりは98%超です。その後、HBMを20基統合する14倍フォトマスクサイズのCoWoSが2028年に量産され、さらに24基のHBMを統合でき、14倍フォトマスクより大きいバージョンは2029年に用意されます。
サプライチェーン情報によると、CoWoS需要が強いだけでなく、台積電のSoICおよびCoPoSの進捗も速く、設備サプライチェーンの受注の可視性が2030年まで直接見えるようになっているとのことです。例えば、台積電のSoIC能力も増強が続いています。以前の予測では2027年の月産能力は1万枚から2万枚へ引き上げる予定でしたが、最新情報では5万枚へ上方修正されたと伝えられ、NVIDIAが大量の能力を確保しています。
しかし、新規の供給能力はすぐに、より大きな「注文の受け皿」と直面します。
UBSの試算によると、CoWoS能力の総需要は2026年の130.7万枚から2027年の247.5万枚へ増加します（上記のモルガン・スタンレー予測は268.2万枚）。増加率は1年で約89%で、同時期の業界月産能力の増加幅を明確に上回ります。
図源：UBS
サプライチェーンによると、現時点でのCoWoSの需給ギャップは約20%で、2026年末になってようやく約10%まで縮小すると見込まれます。別の機関の試算では、2027年の能力ギャップはさらに拡大して約70万枚、30%超になる可能性もあります。
あるサプライチェーン企業は、仮にCoWoSの月産能力が20万枚超まで引き上がっても、すべての顧客の注文需要を満たすのは難しいと指摘しています。加えて、増産のリスク、独占（垄断）のリスク、米国内での製造（ローカル製造）などのリスクも残っています。多くの顧客は、以前ほぼ台積電一社独占だった状態から、日月光、矽品科技、Amkorなどを「流出（スピルオーバー）先の受注対象」としてリストアップし、先端パッケージのセカンド・サプライパスを構築し始めています。
他方、増産のスピードが需要に追いつかない理由も他にあります。まず工程のハードルが高いことです。CoWoSは、大面積のシリコン中間層、TSV貫通孔、マイクロバンプの接合など複数の精密工程を含むため、歩留まりの立ち上げには時間がかかります。次に、設備サプライチェーンが長いことです。先端パッケージに必要な接合装置や検査装置のリードタイムは1年以上に及び、「金を払えばすぐに増産できる」というわけではありません。そして多くの場合、CoWoSとHBMはセットです。SKハイニックスやサムスンのHBM能力が追いつかないため、CoWoS能力がどれほど大きくても出荷できません。
結果として、気まずい局面が生まれています。台積電のCoWoS能力は2024〜2026年の間ずっと満産状態で、受注の可視性はすでに2027年まで並んでいます。
この状況では、各チップメーカーは能力を確保するため、1年以上前倒しで台積電と交渉せざるを得ず、「生産能力を奪う優先度」をめぐる業界の非公式ルールまで見え始めています。
さらに注目すべき点として、CoWoSのパッケージ需要が上昇する一方で、フロントエンドの先端プロセスもより逼迫しています。
UBSは、クラウドAI製品が台積電N3需要に占める割合が、2026年の35%から2027年には72%へ上がると指摘しています。2年平均の生産能力稼働率は、それぞれ約108%と109%です。Rubin、Vera CPU、Google TPU、Trainiumはすべて先にN3ウェハを確保し、その後でCoWoS工程に入れます。
このプロセスの中で、顧客構成も急速に変化しています。NVIDIAが台積電N3能力を占める割合は、2026年の10%から2027年には30%へ上昇すると見込まれます。Broadcomは10%から16%へ；同時期にAppleの比率は38%から14%へ下がります。消費者向け電子機器にも需要はありますが、クラウドAIが先端プロセスと後工程の封止パッケージの両方を明確に押さえています。
したがって、CoWoSの供給が追いつけるかどうかは、これらの各段階で同じリズムで歩調を合わせて「立ち上げ（爬坡）」られるかにかかっています。
2027年末の月産25万枚という業界目標は、先端プロセスのウェハ供給、OSATの全工程歩留まり、接合・計測装置の納入を同時に実現することが必要です。さらにRubin、Venice、TPUも計画通りに量産投入されるのを待たなければなりません。より多くの顧客からの需要が来るほど、CoWoSは単一GPUのサイクルへの依存からは脱却できますが、製品ミックスとスケジューリングの複雑さはむしろ増します。
最近、業界では「台積電がこれまで設備ベンダーへの注文配分を確定していない」ことが原因で、サプライヤーが身動きできないでいる、という声も出ています。価格競争で値下げ・受注を奪い合う雰囲気になりはしないかを懸念しています。さらに、設備の注文から生産・出荷までのリードタイムは少なくとも7〜9か月で、設備を予定通りに納入できない恐れがあるとの不安が業界にあります。
加えて、供給能力よりも厄介なのは技術とコストのボトルネックです。
報道によれば、CoWoSで使用されるシリコン中間層には、コストが高い、サイズに制限がある、反りやすいという3つの大きな課題があります。12インチのシリコン中間層の単片コストは100ドル超で、全体のパッケージコストの半分以上を占めます。特にAIチップがますます大型化しており、NVIDIA B200のパッケージ面積は単一シリコン中間層が担う限界の3〜4倍に達しています。シリコン中間層のサイズ制約は、もはや避けられません。次世代のRubin GPUはさらに大きくなる見込みで、現状は「局所シリコンブリッジ＋有機基板」の方式で応急対応するしかありません。
インテルとサムスン「刃を研ぐ」
CoWoSの供給が逼迫していることは、スマホ向けの競争相手にとってチャンスにもなります。
CoWoSは2.5Dパッケージの唯一の答えではありません。競合他社は、自分たちの代替案の整備を加速しています。とりわけ先端プロセスで長年戦ってきたインテルとサムスンは、先端パッケージという巨額の市場の取り合いと生産能力のギャップを前に、刃を研いでいます。
インテルのEMIBとFoveros
インテルは、自社の2.5D/3Dパッケージ技術のマトリクスを保有しています。
その中でEMIB（嵌入式多芯片互連橋接）技術は市場を積極的に取りに行っています。CoWoSと異なり、EMIBは局所的な埋め込みシリコンブリッジでフルサイズの中間層を置き換えます。これにより、チップ粒間の局所高速相互接続が可能になり、歩留まりが高く、コストも大幅に下がります。
図源：岐人复盘
CoWoSと比べて、EMIBはシリコン使用量がその1/3〜1/5で、単体コストは30%〜50%低いとされています。EMIB-Mは6倍のフォトマスクサイズを支えており、2026〜2027年には8〜12倍に到達する見込みです。熱膨張のミスマッチによるリスクが低く、反りの問題も少なく、歩留まりは90%超まで到達しています。
EMIBの工程も継続的に進化しています：
EMIB（一世代）： 基本となるシリコンブリッジ。CPU＋GPU/HBMの一般的な異種集積向け。
EMIB-M（Matrix）： 複数ブリッジのアレイ。現状は6倍フォトマスク、2026〜2027年の目標は8〜12倍で、超大規模の多Chiplet AIチップを狙います。
EMIB-T（Through-Silicon-Via）： シリコンブリッジにTSVを導入して垂直給電を実現。電源と信号をパッケージ底面からチップへ直接届け、DC/ACのノイズ干渉を抑制します。AIアクセラレータやデータセンターチップが帯域幅と消費電力に厳しく求める要件に合致しています。後段の歩留まりはすでに90%以上まで上がっています。
EMIB＋ガラス基板： 2026年初頭に初出荷。78×77mmの巨大パッケージ（標準フォトマスクの2倍）で、「10-2-10」スタック（800μm厚のガラスチップ＋上下各10層のRDL＝20層の回路）。HPCとAIサーバーを想定。
図源：岐人复盘
市場の進捗として、2026年のインテルEMIB-Tパッケージは、Googleの次世代TPU向けで注文を獲得しています。NVIDIAの次世代GPU FeynmanもEMIBの導入を計画しています。Metaも2028年のCPUで採用する予定です。SKハイニックスはインテルと協力してEMIBをテストし、CoWoS依存を減らす狙いがあります。
先日、インテルは李锡熙（リ・シーシー）をIntel Foundryのエグゼクティブ・バイスプレジデントに任命すると発表しました。先端パッケージ、システム統合、バックエンド技術開発、バックエンド製造を担当し、CEOの陈立武（チェン・リーワン）に直接報告することになります。
この任命の核心的な意味は、インテルが先端パッケージをFoundry事業の重要な成長ポイントとして引き上げようとしている点にあります。AIアクセラレータは通常、ロジックチップ、HBM、I/Oチップ、その他Chipletを同一パッケージに統合する必要があります。パッケージ基盤の能力は、顧客がIntel Foundryを採用するかどうかに直結します。インテルはバックエンドの封止パッケージを独立して強化するため、18A、14Aおよびその先の製造プロセスに加えて、より包括的なシステムレベルの製造ソリューションを提供できるようになります。
世界の構図にとって、インテルは単に前工程で台積電に追いつこうとしているだけではありません。EMIB、Foveros、EMIB-T、混成（ハイブリッド）ボンディングなどのバックエンド技術によって、AI ASIC、HPC、クラウドサービスの顧客を引き込もうともしています。先端パッケージは、インテルが再びハイエンド顧客のサプライチェーンに戻るための切り口になる可能性があります。
業界関係者によると、EMIBはCoWoSの代替選択肢から、「AIの巨大チップ時代」におけるパッケージの第2極へと跳躍しつつあります。その「シリコンブリッジ＋ガラス基板」という二段階の進化が、CoWoSの上乗せ（プレミアム）価格の余地を制約しています。
Foverosはインテルが本当に実現できる3D積層技術で、ロジックチップをロジックチップの上へ積み重ねることができます。インテルのIDM 2.0戦略が進むにつれ、インテルのパッケージ事業も対外的に受注し始めており、台積電のCoWoSとSoICに直接対標しています。
三星のI-Cube
サムスンの競争優位は、HBM製造、ロジックプロセスの受託（ファウンドリ）、先端パッケージまでを一体の「ターンキー（交钥匙）」で提供できる点にあります。
サムスンのSAINT（Samsung Advanced Interconnect Technology）ファミリーは、I-Cube（2.5D）とX-Cube（3D）の技術を含みます。自社のHBMメモリ生産能力という後ろ盾があるため、サムスンはAIチップ顧客のパッケージ受注を強力に獲得し、「メモリ＋パッケージ」の一体競争力を形成しようとしています。
図源：冷酷的岩石
I-Cubeはシリコン中間層を使ってロジックチップとHBMを統合します。現在は最大8基のHBMスタックまで統合に対応できています。次世代のHBM4に向けてサムスンは、従来のマイクロバンプ積層の代わりに混成ボンディング技術を積極的に推進しており、熱放散能力の向上とパッケージ高さの低減を狙っています。サムスンは2026年までにHBMの月産能力を大幅に25万枚へ引き上げる計画で、高性能AIアクセラレータ市場で主導権を取り戻したい考えです。
ただし業界の一部では、「サムスンの2.5Dパッケージプラットフォームを採用する顧客は、出荷量が小さいか、数か月の短期プロジェクトにとどまる。先端パッケージがチップ性能を決める時代において、サムスンはこの領域の競争力を強化する必要が急務だ」との見方もあります。
これに対しサムスンは、2.5D封止の技術ルートを従来のウェハレベルパッケージ（WLP）からパネルレベルパッケージ（PLP）へ転換しています。PLPは正方形の大型パネルを使うため、面積の利用効率が高く、生産効率も円形ウェハより優れます。AIチップのサイズが今後も拡大するにつれ、PLPの適用性はさらに高まるでしょう。サムスンはCube技術をWLPからPLPへ移行させる推進を進め、超大型チップ向けの「システムレベルパネル（SoP）」の開発にも着手しており、開発サイズは415mm×510mmです。
業界プレイヤーの多様なルート
そのほか、ASE（日月光）、Amkor（安靠）などの封止・テスト大手も、同様の2.5Dパッケージ方式の開発を進めています。最先端の性能ではCoWoSに差がありますが、コストと能力の柔軟性では強みがあり、中高端市場を食い取っていっています。
例えば日月光が提供するVIPack™プラットフォームは、ファンアウト型チップのパッケージ（FOCoS）から、共封止光学（CPO）までの、あらゆる分野の異種統合ニーズに対応することを目的としています。AIの爆発的需要による能力不足に備え、日月光は2025年に60億ドル超の設備投資（CAPEX）を行い、高雄および中科地区の工場でCoWoS能力を増強する重点を置く計画です。日月光はさらに、光学エンジンをパッケージ基板に直接統合することで、AIデータセンター内部のデータ伝送効率を大幅に高める先端のシリコンフォトニクス技術も示しています。
安靠は世界第2位のOSATであり、その戦略的重点は、先端プロセスの受託製造（ファウンドリ）工場との密接な結び付きにあります。安靠は台積電と覚書（MOU）を締結し、米アリゾナ州の新工場で台積電のために封止・テスト支援を提供し、ウェハの太平洋をまたぐ輸送の回転時間を短縮します。安靠のハイパフォーマンス・コンピューティング領域の研究開発の重点は、RDL中間層技術やブリッジ技術（Connect-Sなど）であり、すでに複数の計算・ネットワーク顧客が資格認証段階に入っており、2026年に大規模量産を実現する見込みです。さらに安靠は、高密度ファンアウト（HDFO）領域で顕著な優位性があり、次世代のスマートフォンや車載ADASシステム向けに、薄型で効率的な相互接続ソリューションを提供できます。
これらのルートは、完全に競合して相互排他的というわけではなく、異なる用途に対して的確にサービスするためのものです。高級AI GPUは帯域幅、歩留まり、成熟度をより重視します；カスタムAI ASICはコスト、供給の弾力性、複数サプライヤー戦略を重視する可能性が高いです；消費者電子機器やエッジAI製品は、サイズ、コスト、量産製造能力をより重視します。
今後、先端パッケージ市場が台積電一強になることはないだろうと予見できます。複数の技術ルートと複数サプライヤーが共存する構図になっていくはずです。
中国の先端パッケージはどうして打開できるか
先端パッケージが限られた数社の手に握られていると、国内の半導体産業も無関係ではいられません。CoWoSの供給逼迫と技術的な壁は、まさに「中国が先端パッケージ分野で加速してブレークスルーする必要性」を映し出しています。
良いニュースは、国内が全力で追い上げており、先端パッケージのレースは決してゼロからのスタートではないことです。
長電科技、通富微電、华天科技などの封止・テスト大手はすでに2.5D/3D封止やChipletなどの技術ルートを構築しており、製品の一部は量産段階に入っています。例えば長電科技は、2026年6月に上海临港で高級先端封装工場（高端先进封装工厂）へ78億元を投資すると発表し、2.5D/3D積層、HBM3e、Chiplet、CPOの4つの方向に注力します。
また、盛合晶微、甬矽電子、晶方科技などの国内企業も、それぞれの特徴を持つ先端封装能力によって、国内サプライチェーンの価値を高めています。大基金三期（第3期の国家大基金）も先端封装を重点支援の方向に組み入れました。
台積電のCoWoSと比べると、中国のメーカーは最上位のAI GPU向け封装では、HBMの協調、歩留まり制御、顧客エコシステムに差がある可能性があります。しかし、国産AIチップや特色ある用途では、より強い「国内顧客との距離の近さ」を持っています。
さらに重要なのは、Chipletアーキテクチャの普及が、中国の産業に「レーンを変えて追い越す（換道超车）」ための窓を提供することです。チップが単一の極限的な大きさを追求するのではなく、複数の小さなチップを組み合わせて高性能を実現するようになると、封装の価値比率は引き続き高まります。これは、国内の封止・テスト産業が長年積み上げてきた領域でもあります。
最後に
CoWoSの奪い合いは、まだ終わっていません。
台積電は増産を進め、インテル、サムスン、日月光は追い上げ、国内は必死に突破を図っています。先端パッケージの競争で誰が最後に笑うのかが、今後10年のAIチップの構図に深く影響します。そして国内産業にとって、これは挑戦であると同時に、見逃してはならない歴史的なチャンスでもあります。
この記事の出所：半导体行业观察
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