最近、Huaweiのτスケーリング（時間的スケーリング）について人々と議論してきましたが、会話が表面的なまま深い内容にまで及ばない傾向があることに気づきました。おそらく、多くの参加者が電気工学のバックグラウンドを持たず、回路理論におけるτの古典的な意味に詳しくないからでしょう。

回路コースで最初に学ぶ時定数はτ = RCです。ワイヤの抵抗に静電容量を掛けたものが、信号がそのワイヤを通過するのに必要な時間の桁数を示します。
ワイヤが長くなるほど抵抗と静電容量は大きくなり、信号は遅くなります。
この枠組みの中で、過去60年間の幾何学的スケーリングは、時間的スケーリングの一実装として再解釈されます。
トランジスタはスイッチング遅延を短縮するために小型化され、回路は金属配線を短くし信号伝搬遅延を減らすために稠密に配置されました。
幾何学的スケーリングはあくまで手段であり、遅延の圧縮が常に目的でした。
Huaweiの主張は、幾何学的スケーリングが停滞したら、遅延を圧縮し続ける別の方法を見つけるということです。
折よく、何庭波氏のτスケーリング論文が数日前にv2をリリースし、16ページから23ページに拡大しました。
私は両バージョンを比較しましたが、データと結論は変わりません。
追記は基本的に、業界がv1に対して提起したいくつかの批判点への回答です。
議論に値するものが3つあります。
最も重要な追記は、以前は根拠のなかった「エネルギー効率41%改善」という主張を裏付ける試験データです。
v1では、その数値にはベースラインも試験条件もなく、最も明らかに精査の対象でした。
v2では完全な比較表が提供されています。
ベースラインは2025年のKirin 9030 Proです。
両チップは同じ成熟したプロセスノードを使用しています。主な違いは、ベースラインが従来の平面設計であるのに対し、Kirin 2026は臨界経路を2枚の垂直接合ウェハに折り畳んでいる点です。
折り畳みにより配線が短縮され、配線遅延が減少します。
臨界経路で生じたタイミングマージンは直接、より高い最大クロック周波数に変換されます。1.1 V電源で3.1 GHz、ベースラインより13%向上。
「エネルギー効率41%改善」は、等性能比較用に特別に構成された別の動作点から得られています。電圧を0.9 Vに、周波数を2.5 GHzにスケールダウンし、25°Cでの測定消費電力はベースラインの0.59倍。
簡易計算でも確認できます。動的消費電力は電源電圧の二乗におよそ比例するため、18%の電圧低下だけで二乗項から約3分の1の電力削減に寄与します。
これに9%の周波数低下と折り畳みで排除された配線容量を考慮すれば、ちょうど0.59倍になります。
したがって、「エネルギー効率41%改善」の正確な意味は、等性能時の消費電力削減です。
本質的には、折り畳みで得たタイミングマージンを低消費電力と交換しており、効率向上はロジック折り畳みに由来します。
余談ですが、v2では2層積層後の電力密度がベースラインより実際に5.6%低いと報告されています。
2つ目の追記は、同業者が最も尋ねそうな質問に答えるものです。3D積層は何年も前からあり、AMDの3D V-CacheやIntelのFoverosは量産中です。では、LogicFoldingの新しさは何か？
論文の回答を理解するには、まず2層のシリコンがどのように通信するかを知る必要があります。
層間ボンドパッドに依存しており、これは上下階を結ぶエレベーターのように機能します。
これまでの量産3D積層では、ボンドパッドピッチは9 μmから数十μmの範囲で、1平方ミリメートルあたりおよそ1万の接続を提供します。これはバスをキャッシュブロック全体に接続するのに十分です。
そのため、確立された設計手法は、完全な機能ブロックをまとめて上層に移すことでした。
例えばAMDは、キャッシュダイ全体をプロセッサダイの上に積層します。2つの層は独立に設計され、インターフェースを介して接続されます。
しかしチップ内部では、1平方ミリメートルに数億のトランジスタが含まれています。
隣接する論理ゲートを異なる層（一方は上、もう一方は下）に配置したい場合、その接続密度は大きく不足します。
Kirin 2026はボンドパッドピッチを1.5 μmにまで縮小し、1平方ミリメートルあたり44万の接続を実現します。
これはチップ内部の最上層メタル配線の密度に近づきます。
層をまたいだ信号配線のコストは、単一ダイ内のメタル層間配線とほぼ同じです。
この時点で、2つのシリコン層は回路的に単一のエンティティに融合します。
EDAツールは個々の論理ゲートレベルでどのゲートをどの層に配置するかを決定でき、問題をグローバル最適化アルゴリズムに委ねます。これは従来とは全く異なる設計自由度です。
論文はまた、なぜ最初の層の上に直接2つ目のデバイス層を製造するというより積極的な方法を取らなかったのかも説明しています。
その方法は層間接続が最も細かいですが、2層目の製造には高温が必要であり、既に完成した1層目を損傷します。
現在は量産可能ではありません。
3つ目の追記は熱管理です。
垂直積層は単位面積あたりの熱密度を大幅に増加させ、下側ダイの放熱経路が上側ダイによって遮られます。
これは3D積層に対して誰もが最初に挙げる反論であり、v1では深く扱われていませんでした。
v2は、熱管理がLogicFoldingアーキテクチャの主要な課題であり続けることを公然と認めています。
対策は熱を考慮した分割とフロアプランニングです。設計段階で高電力回路は折り畳み対象から除外され、フロアプランでは高電力ブロックを垂直方向に隣接させないようにしてホットスポットの重なりを防ぎます。
この戦略が手動で課されたエンジニアリング制約なのか、社内のEDAツールに自動フローとしてコード化されているのか、論文は明言していません。
将来10年間で最も重要な投資としてマルチフィジックスツールチェーンを挙げるだけです。
等性能動作点で電力密度がベースラインより5.6%低いという測定データと合わせて、熱の問題は少なくとも直接的な回答を得ています。
とはいえ、このアプローチは基本的に回避ベースです。
積層が3層や4層に増えるにつれて、折り畳み可能な設計空間は熱制約によって徐々に圧迫されるでしょう。論文はその限界を探っていません。
さらに、v2には2つのウェハ間の接合界面の断面顕微鏡写真が含まれており、ウェハ・オン・ウェハ・ハイブリッド接合が使用されていることが明示されています。
この仕様は業界とベンチマークする価値があります。量産ロジックチップで1.5 μmピッチのウェハ対ウェハ・ハイブリッド接合は前例がありません。
TSMCのSoICは現在6 μmピッチで量産中、IntelのFoveros Directは9 μmです。
控えめに言っても印象的です。
2つのバージョンを比較した後、2つの疑問が残りました。
1つは装置についてです。この仕様を実現できる接合ツールを誰が供給したのか？
論文は、複数ベンダーのエコシステムにわたる長年のプロセス開発の結果であると述べるだけです。
もう1つはEDAについてです。2枚のウェハを単一チップとして設計することは、現在市販のEDAツールでは不可能です。
論文はこれを認め、方法論の詳細は「数ヶ月以内に公開される」と述べるだけです。
しかし、周波数表では2027世代のKirinが3.39 GHzで既に物理シリコンがタグ付けされており、このツールチェーンがHuawei内部でずいぶん前に稼働しており、少なくとも2世代の製品で検証されていることを意味します。
私個人の推測では、このEDA機能はHuaweiが社内で構築したものです。
もしこれについて洞察をお持ちの方がいらっしゃれば、議論に参加していただきたいです。