Intelは「1.4nmアーキテクチャ変種」に賭ける…フロントサイドとバックサイド両方の電力供給を検討

統合デバイスメーカー（IDM）のIntelは、1.4nm級超微細ノードで競合を追撃するため、フロントサイドとバックサイドの両方の電力供給を活用するアーキテクチャを社内で検討していると報じられている。
業界によると、Intelは当初、1.4nm級のベースプロセスである14Aに、バックサイド電源供給（BSPDN）のみの技術「PowerDirect」を適用する計画だった。
しかし、後続の14A2プロセスでは、フロントサイドとバックサイドの両方を使用する「デュアルサイド」アーキテクチャの導入を検討しているとされる。
この構造変更は、Intelが追求する最小メタル配線（M0）ピッチが約21nmに狭まることで生じるリソグラフィ限界（確率的欠陥）に直接結びついている。
Intelは、TSMCのN2/A14やSamsungのSF2Zに追いつくため、既存の18Aと比較してチップ密度を1.3倍に引き上げる計画を公式発表している。
14Aプロセスは約28nmのM0ピッチを目標としているが、ハーフノード方式の改良により、14A2はM0ピッチを21nmまで押し下げると分析されている。
この場合、リソグラフィを2回（ダブルパターニング）行っても、全体の密度利得が大きいため、1台あたり数百億ウォンに上るHigh NA EUVツールの経済性は実際に向上する。
問題は、回路線が21nm以下に極限まで微細化されると、配線抵抗が指数関数的に増大することである。
バックサイド電源供給用に元々構築されたnano through silicon via（nTSV）インフラは、トランジスタが要求する電流密度を単独で処理できず、電圧が急激に低下する「IRドロップ」を引き起こす。
したがって、Intelは、バックサイド電源供給網を主経路として維持しつつ、フロントサイドのメタル配線の一部を補助電源とクロック信号に再割り当てし、スケーリングとリソグラフィの限界により不足した電力マージンを確保するハイブリッド構造を採用したと分析される。
配線の複雑化という欠点はあるものの、これは「妥協の産物」、すなわち21nmプロセス仕様を引き出すために行われたアーキテクチャの後退バリエーションと解釈されている。
Intelには時間がない。
ロードマップによれば、14Aは2028年にリスク生産を経て、2029年に量産開始予定である。
そのため、Intelは今年10月に14Aプロセスデザインキット（PDK）のバージョン0.9を外部顧客に配布する計画であり、今後18ヶ月以内に主要ファブレス顧客から確固たる受注を確保するという任務に直面している。
対照的に、競合のTSMCは2025年から2026年にかけて2nm（N2）プロセスで安定した歩留まりを既に確保しており、最大顧客であるAppleの製品投入スケジュールに合わせて市場参入を完了している。
さらに、Intelが2028年に14Aのリスク生産を開始する頃には、TSMCは真の1.4nm（A14）完成品を市場に出荷している計画である。
Samsung Electronicsも同様に、バックサイド電源供給を適用した強化版2nmプロセス「SF2Z」を2027年に商用化する計画である。
Samsungの最大の武器は、3nmノードで初めて構造を採用して以来磨き上げてきたGate All Around（GAA）トランジスタの熟練度である。
業界関係者は次のように説明した。「Intelは20A/18Aで初めてGAAとBSPDNを同時に導入したため歩留まり確保に苦労している一方、Samsungは既に実証済みの2nm GAA構造にバックサイド電源供給（BSPDN）を単純に積み重ねているだけなので、技術的リスクははるかに低い。」
$INTC