華為初の「韜チップ」が圧倒的な存在感を示す

週末、華為技術有限公司の取締役であり半導体事業部の総裁である何庭波氏が、中国科学院の論文プレプリントプラットフォームChinaXivに提出した「多層次電子システムのための時間縮微理論」V2版が、世界の半導体産業と資本市場の強い注目を集めている。記者の執筆時点で、この論文のクリック数は26万8400回、ダウンロード数は5万3300回を超えている。

専門的な論文の完善な更新がこれほど注目されるのは、新版論文が理論的枠組みに基づいて多くの工学的詳細と実測データを補完しただけでなく、方法論のレベルから「トウ（τ）の法則」が「ポストムーア時代」における半導体産業発展の新たな原則としての実現可能性をさらに論証し、さらにKirinモバイルチップと昇騰AIコンピューティングプラットフォームの今後5～10年の実用化ロードマップを具体化し、世界の半導体産業にムーアの法則以外の第二の持続可能な発展経路を提供し、産業チェーンの設備投資、受注、生産能力拡大に大きな影響を与えるからである。

Kirinチップの実測データがトウの法則の実現可能性を実証

5月25日に公開されたV1版で、何庭波氏は半導体産業の発展を導く新たな原則——トウ（τ）の法則（以下「トウの法則」）を提唱した。トウの法則の核心は、「幾何学的縮小」を「時間（τ）縮小」に置き換え、論理折り畳みなどの革新的技術を通じて信号伝搬遅延を継続的に圧縮し、トランジスタ密度とシステム性能を向上させることで、「ポストムーア時代」の産業発展に中国の解決策を提供することにある。

V1版が主に「トウの法則とは何か」に答えるものであったのに対し、V2版の論文は関連する論述を8つの章からなる完全な体系に統合し、Gear Ratio（ギア比）などの重要な工学的定義を新たに追加し、工学的原理を補完し、さらに量産チップの実測データを初めて公開し、トウの法則の実現可能性を実証した。

何庭波氏は以前のインタビューで、2026年秋に華為は新しいKirinスマートフォンチップを発表すると述べている。これは最初の完全な「トウチップ」である。

彼女は新版の「トウの法則」論文で、華為の次世代Kirinチップの実測データを明らかにし、トウの法則が実行可能であり、コスト面でも経済的に実現可能であることをさらに検証した。

新版論文では、LogicFolding（論理折り畳み）により、華為の次世代KirinモバイルSoCは、固定されたプロセスノードにおいて55%のトランジスタ密度向上を実現し、同等の性能で消費電力を41%削減したと述べている。

新版論文によると、従来の平面設計をベースとしたKirin 9030 Proと比較して、Kirin 2026は論理折り畳みを採用し、トランジスタ密度が155 MTr/mm²から238 MTr/mm²に向上した。この改善幅は、従来は3年間の幾何学的縮小を必要としたものである。Kirin 2026は1.1Vの供給電圧で、メイン周波数も13%向上し3.1GHzに達した。SRAMの動作周波数も40%以上向上した。クロックバッファの数は50%以上削減され、クロックスキューは25%低減され、配線長は約30%短縮された。

何庭波氏はV2版の論文で、今後10年間で、論理折り畳みは局所的なクリティカルパスの折り畳みから、全面的で多層的な折り畳みへと進化すると予測している——各パッケージ内に3層、4層、さらにはそれ以上の有効層が集積される。この進化は、低温ハイブリッド接合技術（各層間の熱バジェット制約を緩和する）と、シリコン貫通電極（TSV）のランディングポイントが最上層の金属からM6層へと徐々に下方移動することによって推進され、これにより30%以上の上位配線リソースが解放される。2026年から2035年にかけて、トランジスタ密度は400 MTr/mm²以上へと進むと予想される。

新版論文は、論理折り畳みによりKirinチップはCPUコアの動作周波数を大幅に向上させ、4 GHz以上への道を開くと述べている。論文はKirinチップの発表計画とCPU性能コアの動作周波数の「進化」傾向を明らかにした。

トウの法則はAIコンピューティング分野でも大いに有望

何庭波氏は論文で、大規模AIクラスターでは、エネルギーの80%以上がデータ移動に消費され、システムコストの70%以上がデータストレージに費やされていると指摘している。したがって、データ転送にかかる時間を削減すること——チップ間、ラック間、パッケージ内部で——は、計算自体にかかる時間を削減することと少なくとも同様に重要である。

V2版の論文は、AIデータセンターにおけるτスケーリングについても詳細に説明している。論文では、メモリセマンティクスを含む統一バスアーキテクチャ、ニアパッケージ光I/O、エッジ・トゥ・サーフェス3D折り畳み技術の共同設計により、AIコンピューティングシステムでτスケーリングを実現できると述べている。これにより、大規模AIクラスターが単一の論理的実体として協調動作できるようになる。

華為の副董事長であり輪番董事長である徐直軍氏は以前、大規模モデルの訓練と推論需要の爆発的成長に対応するため、華為は「一年で一世代、コンピューティング能力倍増」のペースで昇騰チップの反復を推進していると明らかにした。今年は昇騰950PRが発表・展示され、相互接続帯域幅、自社開発HBM、コンピューティング性能のいずれにおいても大幅に向上している。

新版論文は昇騰チップの進化ロードマップとタイムテーブルも明確にしている。およそ2030年に、昇騰990は論理折り畳みをAIアクセラレータカテゴリに導入し、2035年までにハードウェア集積度は100倍以上増加すると予想され、τの削減はデバイスレベルではなくスタックの各層に分散される。

半導体とAIコンピューティング産業チェーンに新たな機会

何庭波氏は論文のV1版で既に、2020年5月から2026年5月の間に、華為海思は381個のチップを設計し量産に投入し、モバイル、AI、自動車、産業、インフラ市場にサービスを提供したと述べている。製品ポートフォリオ全体で、τスケーリングの論点は試練に耐えた。業界アナリストは、V2版論文で華為はさらに工学的詳細と大量の実測データを用いて技術ロードマップの実現可能性を検証し、トウの法則を「思想綱領」から「工学的実証」へ正式に推進したと見ており、これにより産業チェーンにおけるトウの法則の実用化も加速されるだろう。

コンシューマエレクトロニクス分野では、華為は完全な論理折り畳み技術を搭載したKirin 2026フラッグシップチップを正式に発表する予定であり、これは初の量産「トウの法則チップ」であり、単層から二層へ拡張され、トランジスタ密度などの指標が大幅に向上する。AIコンピューティング分野では、華為は年内に昇騰次世代AIチップを反復し、2.5D/3D積層と霊衢相互接続技術のアップグレード版を搭載し、霊衢相互接続技術と昇騰950DTチップをベースとしたAtlas 950超ノードは2026年第4四半期に上市される見込みである。

スマートフォンチップ、AIデータセンター以外にも、華為は論理折り畳み技術を車載チップ、通信基地局チップ、産業制御チップなどのシナリオに展開する。

産業チェーン関係者は、今後、華為は国内のパッケージング・テストメーカーのハイブリッド接合、2.5D/3Dパッケージング、TSVプロセス生産ラインの生産能力拡大を加速し、また論理折り畳みの設計仕様、インターフェース標準を段階的に開放し、国産EDA（電子設計自動化）ベンダーが3D IC設計ツールに適応し、IPベンダーが積層アーキテクチャに適応するよう推進すると予想している。パッケージング・テストメーカーは生産能力拡大サイクルに入り、国内の成熟プロセスウェハー受託生産の需要と生産能力稼働率も上昇し、半導体全産業チェーンが新たな発展の機会を迎えるだろう。AIコンピューティング産業も再構築を迎え、今後2～3年で、中国は大規模AIコンピューティングクラスターの商用実用化分野で急速に追い上げ、部分的に逆転する可能性がある。

「今後10年の技術発展の枠組みは既に明確だが、解決すべき課題はまだ多く存在し、単一の企業だけでは克服できない。ツールチェーン、業界標準、性能ベンチマーク、デバイス物理、ビジネスモデルなどの分野では、業界全体の協創が必要である」と何庭波氏はV2版論文で述べている。

本文出所：上海証券報

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