近日，根據中國科學院科技論文預發佈平台ChinaXiv公開論文，華為董事、半導體業務部總裁何庭波發佈A time scaling theory for multi-layer electronic systems（《面向多層級電子系統的時間縮微理論》，業內稱「韜（τ）定律」）V2版本。
相較於5月25日發佈的V1版本，新版論文原有理論框架不變，補充了大量工程落地細節、實測數據與產品演進路線，進一步論證 「韜（τ）定律」 作為指導半導體產業發展新原則的可行性。
「韜（τ）定律」 V2版本論文發佈後備受關注，截至發稿時點擊量超27萬次，下載量超5.5萬次。
從投資機遇來看，機構研報稱，EDA（電子設計自動化）工具鏈對邏輯折疊推廣至關重要，EDA工具鏈是邏輯折疊的最大增量機遇。此外，先進封裝、晶圓、測試設備等環節廠商有望受益。
披露新麒麟芯片實測數據
「韜（τ）定律」提出以「時間 （τ） 縮微」替代「幾何縮微」作為半導體與電子系統演進的新指導原則——通過邏輯折疊等創新技術，持續壓縮信號傳播時延，不斷提升晶體管密度，從而實現半導體與電子系統的持續演進。
根據V2版論文，與2025年麒麟9030 Pro芯片採用傳統平面設計基線相比，麒麟2026採用了邏輯折疊，在相同工藝節點下，使得晶體管密度從155MTr/mm²提升至238MTr/mm²，而這一提升幅度以往需要三年的幾何微縮才能實現；麒麟2026在1.1V供電電壓下，主頻也提升了13%至3.1GHz。與麒麟9030 Pro相比，在25℃環境、相同性能目標下，麒麟2026可將供電電壓由1.1V降低至0.9V，歸一化功耗下降至0.59，即功耗降低41%。
今年5月，何庭波在接受媒體採訪時表示，在 「韜（τ）定律」 下，芯片的演進可以有「加速度」的發展。今年秋季，華為要發佈新的麒麟手機芯片，這是第一個完整的「韜芯片」。
V2版論文預測，在未來十年間，邏輯折疊預計將從局部的關鍵路徑折疊演進為全面的、多層級的折疊——每個封裝內將集成三層、四層乃至更多的有源層。從2026年到2035年，晶體管密度預計將向400MTr/mm²及更高水平邁進。
與此同時，邏輯折疊使麒麟芯片能夠顯著提升CPU核心頻率，並為實現4GHz及更高頻率鋪平道路。
「韜（τ）定律」 為高能效的AI算力底座提供新路徑
韜定律V1版論文提到，2020年5月至2026年5月期間，華為半導體設計並實現了381款芯片的量產，這些芯片服務於移動、人工智能、汽車、工業及基礎設施等領域。在整個產品組合中，τ縮放策略始終得到驗證。
「韜（τ）定律」 在人工智能領域同樣適用。V2版論文對人工智能數據中心中的τ縮放進行了闡述。τ縮放在人工智能層面通過系統架構（統一匯流排）、Hi-ONE光互連以及封裝本身的拓撲重構（3D折疊）三個層級協同實現。V2版論文新增示意圖進一步闡述統一匯流排、Hi-ONE以及3D折疊三項技術的分工與協同。
何庭波在論文中預測，約在2030年，昇騰990將把邏輯折疊引入人工智能加速器領域。按照此發展路徑，預計到2035年硬件集成度將提升超過100倍，τ縮減效應將覆蓋堆疊的每一層，而非僅集中於器件層面。
浙商證券研報稱，華為 「韜（τ）定律」 在AI芯片設計中的核心價值，是通過系統性架構創新而非單純依賴製程微縮，來滿足AI算力爆發對高能效、高算力密度的緊迫需求。對AI算力基礎設施而言， 「韜（τ）定律」 回應了大模型時代數據搬運壓力大、能耗成本高的核心痛點，為構建綠色、高能效的AI算力底座提供了可持續的發展路徑。
機構稱EDA工具鏈是最大增量機遇
從投資機遇來看，當前的EDA工具面向平面設計時代開發，機構看好EDA工具鏈。交銀國際研報稱，邏輯折疊全面推廣面臨的主要制約來自EDA工具鏈。當前EDA工具誕生於二維芯片設計時代，邏輯折疊的要求與此截然不同。EDA工具鏈是邏輯折疊的最大增量機遇。
此外，分析人士稱，邏輯折疊的落地高度依賴先進封裝。中原證券研報稱，邏輯折疊能夠大幅提升芯片性能，邏輯折疊需基於2.5D/3D集成、混合鍵合、TSV（硅通孔）、Chiplet（芯粒）等先進封裝技術，先進封裝將成為影響芯片性能的核心環節，並有望推動先進封裝與測試設備需求快速增長，晶圓廠支持邏輯折疊架構，有望迎來產能加速釋放，建議關注國內先進封裝廠商、晶圓廠、半導體設備廠商的投資機會。
機構預測，PCB（印製電路板）環節有望受益於韜定律演進。財信證券研報稱，PCB作為關鍵電子互聯件，除提供電氣連接外，也承載著數字及模擬信號傳輸、電源供給和射頻微波信號發射與接收等業務功能。 「韜（τ）定律」 的演進有望進一步推動PCB產業高端化發展，強化高密度互聯趨勢，加快VPD（垂直供電）、埋嵌等技術的落地節奏，提高PCB產品附加值和產業競爭壁壘。
(編輯：文靜)
關鍵字：
半導體
485.65萬 熱度
7680.59萬 熱度
24.54萬 熱度
4.03萬 熱度
6.1萬 熱度
「韜定律」V2版來了，半導體產業鏈將迎哪些新機遇？
近日，根據中國科學院科技論文預發佈平台ChinaXiv公開論文，華為董事、半導體業務部總裁何庭波發佈A time scaling theory for multi-layer electronic systems（《面向多層級電子系統的時間縮微理論》，業內稱「韜（τ）定律」）V2版本。
相較於5月25日發佈的V1版本，新版論文原有理論框架不變，補充了大量工程落地細節、實測數據與產品演進路線，進一步論證 「韜（τ）定律」 作為指導半導體產業發展新原則的可行性。
「韜（τ）定律」 V2版本論文發佈後備受關注，截至發稿時點擊量超27萬次，下載量超5.5萬次。
從投資機遇來看，機構研報稱，EDA（電子設計自動化）工具鏈對邏輯折疊推廣至關重要，EDA工具鏈是邏輯折疊的最大增量機遇。此外，先進封裝、晶圓、測試設備等環節廠商有望受益。
披露新麒麟芯片實測數據
「韜（τ）定律」提出以「時間 （τ） 縮微」替代「幾何縮微」作為半導體與電子系統演進的新指導原則——通過邏輯折疊等創新技術，持續壓縮信號傳播時延，不斷提升晶體管密度，從而實現半導體與電子系統的持續演進。
根據V2版論文，與2025年麒麟9030 Pro芯片採用傳統平面設計基線相比，麒麟2026採用了邏輯折疊，在相同工藝節點下，使得晶體管密度從155MTr/mm²提升至238MTr/mm²，而這一提升幅度以往需要三年的幾何微縮才能實現；麒麟2026在1.1V供電電壓下，主頻也提升了13%至3.1GHz。與麒麟9030 Pro相比，在25℃環境、相同性能目標下，麒麟2026可將供電電壓由1.1V降低至0.9V，歸一化功耗下降至0.59，即功耗降低41%。
今年5月，何庭波在接受媒體採訪時表示，在 「韜（τ）定律」 下，芯片的演進可以有「加速度」的發展。今年秋季，華為要發佈新的麒麟手機芯片，這是第一個完整的「韜芯片」。
V2版論文預測，在未來十年間，邏輯折疊預計將從局部的關鍵路徑折疊演進為全面的、多層級的折疊——每個封裝內將集成三層、四層乃至更多的有源層。從2026年到2035年，晶體管密度預計將向400MTr/mm²及更高水平邁進。
與此同時，邏輯折疊使麒麟芯片能夠顯著提升CPU核心頻率，並為實現4GHz及更高頻率鋪平道路。
「韜（τ）定律」 為高能效的AI算力底座提供新路徑
韜定律V1版論文提到，2020年5月至2026年5月期間，華為半導體設計並實現了381款芯片的量產，這些芯片服務於移動、人工智能、汽車、工業及基礎設施等領域。在整個產品組合中，τ縮放策略始終得到驗證。
「韜（τ）定律」 在人工智能領域同樣適用。V2版論文對人工智能數據中心中的τ縮放進行了闡述。τ縮放在人工智能層面通過系統架構（統一匯流排）、Hi-ONE光互連以及封裝本身的拓撲重構（3D折疊）三個層級協同實現。V2版論文新增示意圖進一步闡述統一匯流排、Hi-ONE以及3D折疊三項技術的分工與協同。
何庭波在論文中預測，約在2030年，昇騰990將把邏輯折疊引入人工智能加速器領域。按照此發展路徑，預計到2035年硬件集成度將提升超過100倍，τ縮減效應將覆蓋堆疊的每一層，而非僅集中於器件層面。
浙商證券研報稱，華為 「韜（τ）定律」 在AI芯片設計中的核心價值，是通過系統性架構創新而非單純依賴製程微縮，來滿足AI算力爆發對高能效、高算力密度的緊迫需求。對AI算力基礎設施而言， 「韜（τ）定律」 回應了大模型時代數據搬運壓力大、能耗成本高的核心痛點，為構建綠色、高能效的AI算力底座提供了可持續的發展路徑。
機構稱EDA工具鏈是最大增量機遇
從投資機遇來看，當前的EDA工具面向平面設計時代開發，機構看好EDA工具鏈。交銀國際研報稱，邏輯折疊全面推廣面臨的主要制約來自EDA工具鏈。當前EDA工具誕生於二維芯片設計時代，邏輯折疊的要求與此截然不同。EDA工具鏈是邏輯折疊的最大增量機遇。
此外，分析人士稱，邏輯折疊的落地高度依賴先進封裝。中原證券研報稱，邏輯折疊能夠大幅提升芯片性能，邏輯折疊需基於2.5D/3D集成、混合鍵合、TSV（硅通孔）、Chiplet（芯粒）等先進封裝技術，先進封裝將成為影響芯片性能的核心環節，並有望推動先進封裝與測試設備需求快速增長，晶圓廠支持邏輯折疊架構，有望迎來產能加速釋放，建議關注國內先進封裝廠商、晶圓廠、半導體設備廠商的投資機會。
機構預測，PCB（印製電路板）環節有望受益於韜定律演進。財信證券研報稱，PCB作為關鍵電子互聯件，除提供電氣連接外，也承載著數字及模擬信號傳輸、電源供給和射頻微波信號發射與接收等業務功能。 「韜（τ）定律」 的演進有望進一步推動PCB產業高端化發展，強化高密度互聯趨勢，加快VPD（垂直供電）、埋嵌等技術的落地節奏，提高PCB產品附加值和產業競爭壁壘。
(編輯：文靜)
關鍵字：