週末，華為公司董事、半導體業務部總裁何庭波在中國科學院科技論文預發佈平台ChinaXiv上提交的《面向多層級電子系統的時間縮微理論》V2版本引發全球半導體產業和資本市場的強烈關注。截至記者發稿，該論文點擊量達26.84萬次，下載量超過5.33萬次。
一篇專業論文的完善更新如此受關注，是因為新版論文不僅在理論框架基礎上補充了大量工程細節和實測數據，從方法論層面進一步論證了「韜定律」成為「後摩爾時代」指導半導體產業發展新原則的可行性，還細化了麒麟移動芯片和昇騰AI算力平台未來5到10年的落地路線，為全球半導體產業提供了摩爾定律之外的第二條可持續發展路徑，將對產業鏈資本開支、訂單、產能擴張帶來重大影響。
在5月25日發佈的V1版本中，何庭波提出了指導半導體產業發展的新原則——韜（τ）定律（下稱「韜定律」）。韜定律的核心是以「時間（τ）縮微」替代「幾何縮微」，通過邏輯折疊等創新技術，持續壓縮信號傳播時延，進而提升晶體管密度與系統性能，為「後摩爾時代」的產業發展提供中國方案。
與V1版本主要回答「什麼是韜定律」不同，V2版論文將相關論述整合為八個章節的完整體系，新增Gear Ratio（齒比）等關鍵工程定義，補齊了工程原理，並首次公開了量產芯片的實測數據，實證了韜定律的可行性。
何庭波此前在接受採訪時表示，2026年秋季，華為要發佈新的麒麟手機芯片，這是第一個完整的「韜芯片」。
她在新版「韜定律」論文中揭秘了華為新一代麒麟芯片的實測數據，進一步驗證了韜定律是切實可行的，並且在成本方面具有經濟可行性。
新版論文提到，通過LogicFolding（邏輯折疊），華為新一代麒麟移動SoC在固定工藝節點下，實現了55%的晶體管密度提升，並在同等性能下將功耗降低了41%。
新版論文披露，與基線採用傳統平面設計的麒麟9030 Pro相比，麒麟2026採用了邏輯折疊，晶體管密度從155 MTr/mm²提升至238 MTr/mm²，這一提升幅度以往需要三年的幾何微縮才能實現；麒麟2026在1.1V供電電壓下，主頻也提升了13%至3.1GHz；SRAM工作頻率也提升了超過40%；時鐘緩衝器數量減少了超過50%，時鐘偏移降低了25%，線長縮短了約30%。
何庭波在V2版本的論文中預測，在未來十年間，邏輯折疊預計將從局部的關鍵路徑折疊演進為全面的、多層級的折疊——每個封裝內將集成三層、四層乃至更多的有源層。這一演進由低溫混合鍵合技術（放寬了各層之間的熱預算限制）以及矽通孔（TSV）著陸點從頂層金屬逐步下移至M6層所推動，此舉將釋放超過30%的高層佈線資源。從2026年到2035年，晶體管密度預計將向400 MTr/mm²及更高水平邁進。
新版論文表示，邏輯折疊使麒麟芯片能夠大幅提升CPU核心頻率，並為其邁向4 GHz及更高頻率鋪平道路。論文披露了麒麟芯片的發佈規劃及其CPU性能核心工作頻率「進化」趨勢。
何庭波在論文中提出，在一個大型AI集群中，超過80%的能源消耗於數據移動；超過70%的系統成本用於數據存儲。因此減少數據在傳輸途中的時間——在芯片間、機架間以及封裝內部——至少與減少計算本身所花費的時間同等重要。
V2版本論文對AI數據中心中的τ縮放也進行了詳細闡述。論文提到，通過協同設計的、包含內存語義的統一總線架構、近封裝的光I/O以及邊緣到表面的3D折疊技術，可以在AI算力系統中實現τ縮放：使大規模AI集群能夠像一個單一邏輯實體一樣協同運行。
華為副董事長、輪值董事長徐直軍此前曾透露，面向大模型訓練與推理需求的爆發式增長，華為正以「一年一代、算力翻倍」的節奏持續推進昇騰芯片迭代。今年昇騰950PR已發佈展出，在互聯帶寬、自研HBM以及算力性能上均有大幅提升。
新版論文也明確了昇騰芯片的演進路線圖和時間表：在大約2030年，昇騰990將把邏輯折疊引入AI加速器類別，到2035年，硬件集成度預計將增加超過100倍，其中τ的縮減分佈在堆棧的每一層，而非集中在器件層面。
何庭波在論文V1版本中就已提到，在2020年5月至2026年5月期間，華為海思設計並將381顆芯片投入量產，服務於移動、AI、汽車、工業和基礎設施市場。在整個產品組合中，τ縮放的論點經受住了考驗。業內分析人士認為，在V2版本論文中，華為進一步用工程細節和大量實測數據驗證了技術路線的可行性，將韜定律從「思想綱領」正式推進到了「工程實證」，這也將加快韜定律在產業鏈的落地。
在消費電子端，華為即將正式發佈搭載完整邏輯折疊技術的麒麟2026旗艦芯片，這是首款量產的「韜定律芯片」，由單層擴展至雙層，晶體管密度等指標大幅提升。在AI算力端，華為年內將迭代昇騰新一代AI芯片，搭載2.5D/3D堆疊與靈衢互聯技術升級方案，基於靈衢互聯技術和昇騰950DT芯片的Atlas 950超節點預計2026年四季度上市。
在手機芯片、AI數據中心之外，華為還將把邏輯折疊技術向車載芯片、通信基站芯片、工業控制芯片等場景複製。
產業鏈人士預期，接下來，華為將加速推動國內封測廠商擴產混合鍵合、2.5D/3D封裝、TSV工藝產線，還將逐步開放邏輯折疊的設計規範、接口標準，推動國產EDA（電子設計自動化）廠商適配3D IC設計工具、IP廠商適配堆疊架構。封測廠商有望進入產能擴張週期，國內成熟製程晶圓代工的需求與產能利用率也將上行，半導體全產業鏈均將迎來全新發展機遇。AI算力產業也將迎來重構，未來2到3年，我國有望在大規模AI算力集群商用落地領域實現快速追趕並完成局部反超。
「未來十年技術發展框架已然清晰，仍存在諸多待解難題，僅憑單一企業無法攻克。工具鏈、行業標準、性能基準、器件物理、商業模型等領域，都需要全行業協同共創。」何庭波在V2版本論文中表示。
本文來源：上海證券報
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華為首顆「韜芯片」霸氣側漏
週末，華為公司董事、半導體業務部總裁何庭波在中國科學院科技論文預發佈平台ChinaXiv上提交的《面向多層級電子系統的時間縮微理論》V2版本引發全球半導體產業和資本市場的強烈關注。截至記者發稿，該論文點擊量達26.84萬次，下載量超過5.33萬次。
一篇專業論文的完善更新如此受關注，是因為新版論文不僅在理論框架基礎上補充了大量工程細節和實測數據，從方法論層面進一步論證了「韜定律」成為「後摩爾時代」指導半導體產業發展新原則的可行性，還細化了麒麟移動芯片和昇騰AI算力平台未來5到10年的落地路線，為全球半導體產業提供了摩爾定律之外的第二條可持續發展路徑，將對產業鏈資本開支、訂單、產能擴張帶來重大影響。
麒麟芯片實測數據驗證韜定律切實可行
在5月25日發佈的V1版本中，何庭波提出了指導半導體產業發展的新原則——韜（τ）定律（下稱「韜定律」）。韜定律的核心是以「時間（τ）縮微」替代「幾何縮微」，通過邏輯折疊等創新技術，持續壓縮信號傳播時延，進而提升晶體管密度與系統性能，為「後摩爾時代」的產業發展提供中國方案。
與V1版本主要回答「什麼是韜定律」不同，V2版論文將相關論述整合為八個章節的完整體系，新增Gear Ratio（齒比）等關鍵工程定義，補齊了工程原理，並首次公開了量產芯片的實測數據，實證了韜定律的可行性。
何庭波此前在接受採訪時表示，2026年秋季，華為要發佈新的麒麟手機芯片，這是第一個完整的「韜芯片」。
她在新版「韜定律」論文中揭秘了華為新一代麒麟芯片的實測數據，進一步驗證了韜定律是切實可行的，並且在成本方面具有經濟可行性。
新版論文提到，通過LogicFolding（邏輯折疊），華為新一代麒麟移動SoC在固定工藝節點下，實現了55%的晶體管密度提升，並在同等性能下將功耗降低了41%。
新版論文披露，與基線採用傳統平面設計的麒麟9030 Pro相比，麒麟2026採用了邏輯折疊，晶體管密度從155 MTr/mm²提升至238 MTr/mm²，這一提升幅度以往需要三年的幾何微縮才能實現；麒麟2026在1.1V供電電壓下，主頻也提升了13%至3.1GHz；SRAM工作頻率也提升了超過40%；時鐘緩衝器數量減少了超過50%，時鐘偏移降低了25%，線長縮短了約30%。
何庭波在V2版本的論文中預測，在未來十年間，邏輯折疊預計將從局部的關鍵路徑折疊演進為全面的、多層級的折疊——每個封裝內將集成三層、四層乃至更多的有源層。這一演進由低溫混合鍵合技術（放寬了各層之間的熱預算限制）以及矽通孔（TSV）著陸點從頂層金屬逐步下移至M6層所推動，此舉將釋放超過30%的高層佈線資源。從2026年到2035年，晶體管密度預計將向400 MTr/mm²及更高水平邁進。
新版論文表示，邏輯折疊使麒麟芯片能夠大幅提升CPU核心頻率，並為其邁向4 GHz及更高頻率鋪平道路。論文披露了麒麟芯片的發佈規劃及其CPU性能核心工作頻率「進化」趨勢。
韜定律在AI算力領域亦大有可為
何庭波在論文中提出，在一個大型AI集群中，超過80%的能源消耗於數據移動；超過70%的系統成本用於數據存儲。因此減少數據在傳輸途中的時間——在芯片間、機架間以及封裝內部——至少與減少計算本身所花費的時間同等重要。
V2版本論文對AI數據中心中的τ縮放也進行了詳細闡述。論文提到，通過協同設計的、包含內存語義的統一總線架構、近封裝的光I/O以及邊緣到表面的3D折疊技術，可以在AI算力系統中實現τ縮放：使大規模AI集群能夠像一個單一邏輯實體一樣協同運行。
華為副董事長、輪值董事長徐直軍此前曾透露，面向大模型訓練與推理需求的爆發式增長，華為正以「一年一代、算力翻倍」的節奏持續推進昇騰芯片迭代。今年昇騰950PR已發佈展出，在互聯帶寬、自研HBM以及算力性能上均有大幅提升。
新版論文也明確了昇騰芯片的演進路線圖和時間表：在大約2030年，昇騰990將把邏輯折疊引入AI加速器類別，到2035年，硬件集成度預計將增加超過100倍，其中τ的縮減分佈在堆棧的每一層，而非集中在器件層面。
半導體和AI算力產業鏈迎新機遇
何庭波在論文V1版本中就已提到，在2020年5月至2026年5月期間，華為海思設計並將381顆芯片投入量產，服務於移動、AI、汽車、工業和基礎設施市場。在整個產品組合中，τ縮放的論點經受住了考驗。業內分析人士認為，在V2版本論文中，華為進一步用工程細節和大量實測數據驗證了技術路線的可行性，將韜定律從「思想綱領」正式推進到了「工程實證」，這也將加快韜定律在產業鏈的落地。
在消費電子端，華為即將正式發佈搭載完整邏輯折疊技術的麒麟2026旗艦芯片，這是首款量產的「韜定律芯片」，由單層擴展至雙層，晶體管密度等指標大幅提升。在AI算力端，華為年內將迭代昇騰新一代AI芯片，搭載2.5D/3D堆疊與靈衢互聯技術升級方案，基於靈衢互聯技術和昇騰950DT芯片的Atlas 950超節點預計2026年四季度上市。
在手機芯片、AI數據中心之外，華為還將把邏輯折疊技術向車載芯片、通信基站芯片、工業控制芯片等場景複製。
產業鏈人士預期，接下來，華為將加速推動國內封測廠商擴產混合鍵合、2.5D/3D封裝、TSV工藝產線，還將逐步開放邏輯折疊的設計規範、接口標準，推動國產EDA（電子設計自動化）廠商適配3D IC設計工具、IP廠商適配堆疊架構。封測廠商有望進入產能擴張週期，國內成熟製程晶圓代工的需求與產能利用率也將上行，半導體全產業鏈均將迎來全新發展機遇。AI算力產業也將迎來重構，未來2到3年，我國有望在大規模AI算力集群商用落地領域實現快速追趕並完成局部反超。
「未來十年技術發展框架已然清晰，仍存在諸多待解難題，僅憑單一企業無法攻克。工具鏈、行業標準、性能基準、器件物理、商業模型等領域，都需要全行業協同共創。」何庭波在V2版本論文中表示。
本文來源：上海證券報
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