SemiAnalysis 拆解華為麒麟 9030：製程走不動了，把晶片折疊起來

撰文：潮向研究

半導體逆向工程領域，TechInsights 統治了數十年。上週末，Dylan Patel 的 SemiAnalysis 正式發布了旗下 STEEL 實驗室（Teardown Engineering & Evaluation Lab）的第一份公開拆解報告，對象直指全球最受關注的晶片之一，華為 Mate 80 Pro 搭載的麒麟 9030 Pro，採用中芯國際最先進的 N+3 製程。

時機耐人尋味。TechInsights 正在被私募股權出售，而 SemiAnalysis 的營收已經超過了這家老牌巨頭。Dylan 選擇在這個節點亮劍，用的是一份技術含量極高的拆解報告，配合俄勒岡州實驗室的實拍晶片照片。

報告的標題就是一枚炸彈：SMIC N+3 的最小金屬間距（M0 pitch）僅 32.5nm，比 Intel 最新 Panther Lake 處理器使用的 18A 製程的 36nm 還小。

中芯國際在沒有 EUV 光刻機的情況下，金屬間距做到了比 Intel 還細？

這條消息如果只看標題，足以讓整個半導體圈炸鍋，但 SemiAnalysis 自己在報告第二段就潑了冷水，這是一個"cherry picked metric"，一個被刻意挑選的指標。

本文將為你解讀這份拆解報告，

密度追平，代價高昂

SMIC 的 N+3 製程在晶體管密度上，確實追平了台積電的 N6。

STEEL 實驗室通過 TEM（透射電子顯微鏡）截面分析，測量出 N+3 的 Bohr 密度為 113.4 MTr/mm²，略高於台積電 N6 的 107.7 MTr/mm²。單元高度從 N+2 的 252nm 縮減到 228nm，接觸閘極間距（CGP）從 63nm 縮減到 57nm。這些數字放在一起，意味著 SMIC 在沒有 EUV 的條件下，通過純 DUV 光刻，把邏輯密度做到了台積電成熟 7nm 級別。

代價是什麼？

SMIC 的 M0 層使用的是自對準四重圖案化（SAQP），即把一張光罩的圖案經過四次加工來實現更精細的線條。台積電 N6 在同一層只需要雙重圖案化（SADP）。四重意味著更多的光罩數量、更高的套刻精度要求、更複雜的工藝流程，以及更高的成本。

SemiAnalysis 在截面圖中直接看到了 SAQP 的代價：N+3 的 M0 溝槽呈現明顯的倒梯形輪廓（底部比頂部窄），溝槽底部有清晰的阻擋層富集帶。這種形貌雖然有助於銅填充，但在 32.5nm 這個間距上，工藝控制的難度急劇上升。

用一個交易員能聽懂的比喻：SMIC 在做同樣面額的鈔票，但每張的印刷成本是台積電的數倍，而且良率風險更大。密度一樣，經濟學完全不同。

麒麟 9030：在受限條件下，把每一寸矽片都榨乾

華為海思的晶片設計能力是另一個維度的故事。

從晶片面積看，麒麟 9030 和上一代 9020 幾乎一樣大（約 140mm²），但內部塞進了更多的東西：CPU 從 1 個大核 +3 個中核升級到 1 大 +4 中，GPU 計算單元從 4 個增加到 6 個，NPU 也多了一個 Tiny 核心，各級快取全線擴容。N+3 的密度提升讓華為在同樣的晶片尺寸裡裝下了更多邏輯單元。

性能上，STEEL 實驗室引用了公開跑分數據，給出的定位很清晰：麒麟 9030 的 GPU 性能（Maleoon 935）大致追平了 2022 年的旗艦級別，3DMark WLE 跑分比上一代提升 70%，略超骁龍 8+ Gen 1，但與當前旗艦骁龍 8 Elite Gen 5 相比，差距在 2.4 到 2.6 倍。

CPU 的情況更能說明問題。大核 TaiShan Prime 的每時鐘性能（IPC）大致處於 Arm Cortex-X2 水平，一個 2021 年的設計。蘋果 2020 年發布的 M1 Firestorm 核心，IPC 仍然高出 35%。最新的 Apple M5 P 核心，IPC 高出 60%，絕對性能是 2.7 倍。

差距的根源不在設計，在製程。蘋果和高通用的是台積電 N4、N3P，這些製程在電壓-頻率曲線上有本質優勢：同樣面積可以塞進更多晶體管，同樣功耗可以跑更高頻率。華為的核心設計水平對標的是行業一線的上一代，但被困在了兩代以前的製造工藝裡。

當製程走不動了，華為準備“折疊”

報告最具前瞻價值的部分，是華為在 2026 年 ISCAS 會議上公布的τ縮放定律和 LogicFolding 路線圖。

傳統的半導體縮放在二維平面上推進：把晶體管做小，把金屬線做細。摩爾定律走了幾十年，本質就是在幹這件事。華為現在提出的τ縮放，把優化目標從空間域轉移到了時間域，核心是縮短數據移動和處理的時間成本，包括晶體管開關延遲、信號傳播延遲、計算和存儲的延遲。

LogicFolding 是這套理論的工程實現。簡單說，就是把同一個邏輯模塊拆成上下兩層，面對面堆疊，通過超精細間距的混合鍵合連接。這樣做的直接好處是縮短了最長的信號路徑。現代晶片裡，很大一部分功耗和延遲花在了驅動長連線和中繼緩衝器上。把邏輯垂直折疊後，關鍵路徑變短，頻率可以上去，功耗可以下降。

華為給出了一條激進的路線圖：麒麟 9030 的大核頻率是 2.75GHz，實驗室裡已經跑通 3.39GHz 的樣片，目標是 2031 年達到 5GHz，同時通過 3D 堆疊將等效密度推到 295 MTr/mm²，對標台積電 14A 級別。

SemiAnalysis 對此保持警惕。他們指出，華為的密度計算方式和傳統代工廠不同：3D 堆疊的密度是按封裝面積算的，把多層有源邏輯疊在一起，自然會得到更高的數字。如果用同樣的方法去算 AMD 的 MI450X（N2 頂層+N3P 底層），理論密度高達 460.2 MTr/mm²，遠超華為 2031 年的目標。

但方向本身值得重視。華為走這條路，本質上是在製程受限的前提下，把"代工廠的活攬到了系統設計公司身上。AMD 的 V-Cache 在快取上做 3D 堆疊，AMD MI350X 把 IO 和互聯挪到底層晶片，華為要做的更徹底，直接把同一個邏輯塊拆開，垂直分佈，這在工程難度上是另一個量級的挑戰。

出口管制重塑了競賽的維度

SemiAnalysis 最後的結論直截了當：出口管制沒有阻止中國的晶片進步，但改變了進步的路徑和代價。

SMIC 的 N+3 證明，不用 EUV 也能做到 N6 級別的邏輯密度。但這條路的成本更高，工藝更複雜，良率更難控制。往下走，每一步的邊際難度都在加大：更多的光罩、更嚴格的套刻精度、更昂貴的多重圖案化。理論上 N+4 可以做到 137.8 MTr/mm²（對標台積電 N5），N+5 如果加入背面供電，甚至可以接近 Intel 18A 的 HP 庫。但每一步都比上一步更難、更貴、容錯空間更小。

與此同時，SMIC 的 N+2 和 N+3 製程正在向華虹轉移，阿里平頭哥、寒武紀等設計公司也可能成為受益者。晶片製造知識從單一代工廠向生態系統擴散，這讓針對單一企業的制裁效力進一步稀釋。

而在設計端，華為和北京大學已經在為 LogicFolding 開發國產 EDA 工具原型。這不等於取代了 Synopsys 和 Cadence 的完整工具鏈，但國產 EDA 正在朝著"架構-製程-封裝協同優化"的方向演進。

一個有趣的細節：STEEL 在拆解中發現，麒麟 9030 Pro 的 DRAM 來自三星（K4L2E165YD，LPDDR5X-9600，1a 工藝節點），而 16GB 的 Pro Max 版本同時出現了三星和長鑫存儲（CXMT）的封裝。長鑫的晶片封裝日期標註為 2025 年第 45 周，製程密度與業界 1z 級別相當。這意味著中國存儲晶片已經開始進入華為旗艦供應鏈，儘管製程仍落後於三星和 SK 海力士一到兩代。

對投資者而言，真正值得跟蹤的信號在於華為的 3D 堆疊路線能不能在成本可控的前提下，讓中国产晶片在手機、AI 推理、網路設備等場景中達到夠用的門檻。

一旦夠用成立，這條供應鏈的戰略價值就會被重新定價。