Intel Đặt Cược vào "Biến Thể Kiến Trúc 1.4nm"… Xem Xét Cả Mặt Trước và Mặt Sau Phân Phối Điện Năng

Nhà sản xuất thiết bị tích hợp (IDM) Intel được cho là đang xem xét nội bộ một kiến trúc tận dụng cả phân phối điện năng mặt trước và mặt sau để đuổi kịp các đối thủ tại nút siêu mịn loại 1.4nm. Theo ngành công nghiệp, Intel đã lên kế hoạch áp dụng "PowerDirect," một công nghệ phân phối điện năng mặt sau (BSPDN) chỉ trên 14A, quy trình cơ bản của lớp 1.4nm. Tuy nhiên, đối với quy trình 14A2 tiếp theo, được cho là đang xem xét việc giới thiệu một kiến trúc "Hai mặt" sử dụng cả mặt trước và mặt sau. Sự thay đổi cấu trúc này liên quan trực tiếp đến giới hạn quang khắc (khuyết tật ngẫu nhiên) xuất hiện khi độ rộng kết nối kim loại thấp nhất (M0) mà Intel theo đuổi thu hẹp xuống còn khoảng 21nm.

Intel đã chính thức công bố kế hoạch nâng mật độ chip lên 1.3 lần so với 18A hiện tại để bắt kịp TSMC's N2/A14 và Samsung's SF2Z. Quy trình 14A nhắm mục tiêu độ rộng M0 khoảng 28nm, nhưng thông qua các cải tiến theo phong cách nửa nút, 14A2 được phân tích sẽ đẩy độ rộng M0 xuống 21nm. Trong trường hợp này, ngay cả khi quang khắc được thực hiện hai lần (tạo mẫu kép), lợi ích mật độ tổng thể đủ lớn để kinh tế của các công cụ High NA EUV, vốn có giá hàng trăm tỷ won mỗi đơn vị, thực sự được cải thiện.

Vấn đề là khi các đường mạch trở nên cực kỳ mịn ở 21nm hoặc thấp hơn, điện trở kết nối tăng theo cấp số nhân. Cơ sở hạ tầng nano through silicon via (nTSV) ban đầu được xây dựng cho phân phối điện năng mặt sau không thể tự mình xử lý mật độ dòng điện mà các bóng bán dẫn yêu cầu, tạo ra "sụt áp IR" trong đó điện áp giảm mạnh. Theo đó, Intel được phân tích đã áp dụng một cấu trúc lai giữ mạng phân phối điện năng mặt sau làm đường chính trong khi phân bổ lại một phần kết nối kim loại mặt trước trở lại nguồn điện phụ trợ và tín hiệu đồng hồ, nhằm đảm bảo biên nguồn đã trở nên không đủ do giới hạn thu nhỏ và quang khắc. Mặc dù có nhược điểm là độ phức tạp kết nối lớn hơn, điều này được coi là "sản phẩm của sự thỏa hiệp," một biến thể lùi của kiến trúc được thực hiện để ép ra các thông số quy trình 21nm.

Intel đang thiếu thời gian. Theo lộ trình của mình, 14A dự kiến sẽ trải qua sản xuất rủi ro vào năm 2028 và bước vào sản xuất hàng loạt vào năm 2029. Để đạt được điều đó, Intel có kế hoạch phân phối phiên bản 0.9 của bộ công cụ thiết kế quy trình (PDK) 14A cho khách hàng bên ngoài vào tháng 10 này, và hiện phải đối mặt với nhiệm vụ giành được các đơn hàng chắc chắn từ các khách hàng fabless lớn trong vòng 18 tháng tới. Ngược lại, đối thủ TSMC đã đảm bảo năng suất ổn định trên quy trình 2nm (N2) của mình trong suốt 2025 và 2026, hoàn tất việc thâm nhập thị trường phù hợp với lịch trình ra mắt sản phẩm của khách hàng lớn nhất, Apple. Hơn nữa, vào thời điểm Intel bắt đầu sản xuất rủi ro 14A vào năm 2028, TSMC dự kiến đã giao các sản phẩm hoàn thiện 1.4nm (A14) thực sự ra thị trường. Samsung Electronics cũng có kế hoạch thương mại hóa "SF2Z," một quy trình 2nm cải tiến áp dụng phân phối điện năng mặt sau, vào năm 2027. Vũ khí lớn nhất của Samsung là sự thành thạo về bóng bán dẫn Gate All Around (GAA) mà họ đã trau dồi kể từ khi lần đầu áp dụng cấu trúc này tại nút 3nm.

Một quan chức trong ngành giải thích, "Trong khi Intel đang vật lộn để đảm bảo năng suất vì lần đầu tiên giới thiệu GAA và BSPDN cùng nhau tại 20A/18A, Samsung chỉ đơn giản là xếp lớp phân phối điện năng mặt sau (BSPDN) lên trên một cấu trúc GAA 2nm đã được chứng minh, vì vậy rủi ro kỹ thuật của họ thấp hơn nhiều."
$INTC