Trong thời gian gần đây, khi thảo luận về τ scaling (thu nhỏ thời gian) của Huawei với mọi người, tôi nhận thấy cuộc thảo luận chỉ dừng lại ở bề mặt chữ, chưa chạm đến bản chất của nó, có lẽ vì nhiều bạn không xuất thân từ ngành EE (kỹ thuật điện), không biết ý nghĩa kinh điển của ký hiệu τ trong mạch điện. Hằng số thời gian đầu tiên được học trong các bài giảng về mạch điện chính là τ=RC, điện trở của một đoạn dây dẫn nhân với điện dung của nó chính là cấp độ thời gian cần thiết để tín hiệu đi qua đoạn dây đó. Dây càng dài, điện trở và điện dung càng lớn, tín hiệu càng chậm. Trong khuôn khổ này, sự thu nhỏ hình học trong 60 năm qua được giải thích lại như một cách thực hiện của thu nhỏ thời gian: làm nhỏ bóng bán dẫn là để rút ngắn độ trễ chuyển mạch, sắp xếp mạch chặt hơn là để rút ngắn các kết nối kim loại, giảm độ trễ lan truyền của tín hiệu. Thu nhỏ hình học chỉ là phương tiện, nén độ trễ mới là mục đích. Lý thuyết của Huawei là, khi không thể tiếp tục thu nhỏ hình học, họ sẽ dùng các phương pháp khác để tiếp tục nén độ trễ.

Đúng lúc đó, bài báo về τ scaling của He Tingbo vừa ra mắt phiên bản v2, nội dung từ 16 trang tăng lên 23 trang. Tôi đã so sánh hai phiên bản, dữ liệu và kết luận không thay đổi, phần bổ sung chủ yếu nhằm trả lời một số câu hỏi trong ngành về v1. Có ba điểm đáng bàn.

Quan trọng nhất là đã bổ sung bằng chứng kiểm tra cho tuyên bố "cải thiện hiệu suất năng lượng 41%" trước đây. Trong v1, con số này không có đường cơ sở cũng như điều kiện kiểm tra, là điểm dễ bị chất vấn nhất. V2 đã thêm một bảng so sánh hoàn chỉnh. Đường cơ sở là Kirin 9030 Pro năm 2025, hai chip sử dụng cùng một nút quy trình trưởng thành, điểm khác biệt chính là đường cơ sở có thiết kế phẳng truyền thống, trong khi Kirin 2026 gấp các đường dẫn chính lên hai lớp wafer trên và dưới. Việc gấp làm ngắn các kết nối, giảm độ trễ kết nối, biên độ thời gian dư thừa trên các đường dẫn chính trực tiếp chuyển đổi thành sự gia tăng tần số xung nhịp tối đa, ở điện áp 1,1V, tần số tối đa đạt 3,1GHz, cao hơn 13% so với đường cơ sở. Còn "cải thiện hiệu suất năng lượng 41%" xuất phát từ một điểm làm việc được thiết lập riêng: hạ điện áp xuống 0,9V, giảm tần số xuống 2,5GHz, thực hiện so sánh hiệu suất tương đương với đường cơ sở, công suất tiêu thụ thực tế đo được ở 25℃ bằng 0,59 lần so với đường cơ sở. Tính toán lý thuyết cũng phù hợp: công suất động tỷ lệ thuận với bình phương điện áp, điện áp cung cấp giảm 18%, chỉ riêng thành phần bình phương đã đóng góp khoảng một phần ba mức giảm, cộng với giảm tần số 9% và giảm điện dung kết nối do gấp, kết quả nằm gần 0,59. Vì vậy, ý nghĩa chính xác của cải thiện hiệu suất năng lượng 41% là giảm công suất tiêu thụ ở cùng hiệu suất, bản chất là đổi biên độ thời gian dư thừa từ việc gấp thành giảm công suất, sự cải thiện tỷ lệ hiệu suất năng lượng đến từ việc gấp logic. Ngoài ra, v2 còn kèm một dữ liệu: sau khi xếp chồng hai lớp, mật độ công suất lại thấp hơn 5,6% so với đường cơ sở.

Nội dung bổ sung thứ hai trả lời câu hỏi dễ gặp nhất từ các đồng nghiệp: Xếp chồng 3D đã có từ lâu, 3D V-Cache của AMD và Foveros của Intel đều đang sản xuất hàng loạt, thì LogicFolding của bạn mới ở điểm nào? Để hiểu câu trả lời của bài báo, trước tiên phải biết cách hai lớp chip truyền tín hiệu với nhau: thông qua các điểm liên kết giữa các lớp, có chức năng tương tự như thang máy nối hai tầng. Trong xếp chồng 3D sản xuất hàng loạt trước đây, khoảng cách phẳng giữa các điểm liên kết từ 9 micron đến vài chục micron, tính ra mỗi milimet vuông có thể bố trí hơn một vạn kết nối, đủ để kết nối bus cho toàn bộ bộ nhớ đệm. Vì vậy, phương pháp thiết kế trước đây là chuyển toàn bộ khối chức năng lên lớp trên, chẳng hạn AMD đặt toàn bộ bộ nhớ đệm lên trên bộ xử lý, hai lớp được thiết kế riêng, kết nối với nhau bằng giao diện. Nhưng bên trong chip, mỗi milimet vuông có hàng trăm triệu bóng bán dẫn, để đặt các cổng logic liền kề một ở lớp trên, một ở lớp dưới, mật độ kết nối này còn rất xa. Kirin 2026 đưa khoảng cách phẳng giữa các điểm liên kết xuống 1,5 micron, mỗi milimet vuông có 440.000 kết nối, gần như tương đương với mật độ dây dẫn kim loại lớp trên cùng bên trong chip. Việc đi một dây qua các lớp gần như có chi phí tương đương với đi một dây trong các lớp kim loại bên trong chip. Ở mức độ này, hai lớp silicon hợp nhất thành một khối duy nhất theo nghĩa mạch điện, các công cụ EDA có thể quyết định ở cấp độ cổng logic xem cái nào đặt lớp trên, cái nào đặt lớp dưới, giao cho thuật toán tối ưu hóa toàn cục, mức độ tự do thiết kế hoàn toàn khác so với trước đây. Bài báo cũng giải thích tại sao không đi theo một hướng cấp tiến hơn: chế tạo trực tiếp một lớp thiết bị phía trên một lớp thiết bị khác. Con đường đó có kết nối giữa các lớp dày đặc nhất, nhưng việc chế tạo lớp thứ hai cần nhiệt độ cao, sẽ làm hỏng lớp thứ nhất đã hoàn thành, hiện tại chưa thể sản xuất hàng loạt.

Thứ ba là quản lý nhiệt. Xếp chồng theo chiều dọc làm tăng đáng kể mật độ nhiệt trên mỗi đơn vị diện tích, đường tản nhiệt của lớp silicon dưới còn bị lớp trên che khuất, đây là câu hỏi đầu tiên không thể tránh khỏi về xếp chồng 3D, v1 không thảo luận sâu. V2 thừa nhận rằng quản lý nhiệt vẫn là thách thức chính của kiến trúc LogicFolding, và đưa ra giải pháp là phân chia và bố trí cảm nhận nhiệt: trong giai đoạn thiết kế, loại trừ các mạch tiêu thụ công suất cao khỏi phạm vi có thể gấp, và về mặt cấu trúc, tránh các mô-đun tiêu thụ công suất cao gần nhau theo chiều dọc, ngăn chặn chồng chéo các điểm nóng. Chiến lược này là ràng buộc do kỹ sư thực hiện thủ công, hay đã được tích hợp vào quy trình tự động của các công cụ EDA nội bộ, bài báo không làm rõ, chỉ liệt kê chuỗi công cụ đa vật lý là một trong những khoản đầu tư quan trọng nhất trong thập kỷ tới. Cùng với dữ liệu thực tế là mật độ công suất thấp hơn 5,6% so với đường cơ sở ở điểm làm việc hiệu suất tương đương, vấn đề tản nhiệt đã có phản hồi tích cực. Tuy nhiên, phương pháp xử lý này về bản chất là tránh né, khi số lớp xếp chồng tăng lên ba hoặc bốn lớp, không gian lựa chọn mạch có thể gấp sẽ bị nén liên tục bởi các ràng buộc nhiệt, bài báo không thảo luận về giới hạn này.

Ngoài ra, v2 còn bổ sung một ảnh chụp cắt vi mô của giao diện liên kết giữa hai lớp silicon, và nêu rõ sử dụng wafer on wafer hybrid bonding. Thông số kỹ thuật này đáng để so sánh với cùng ngành: chưa có tiền lệ sử dụng wafer-on-wafer hybrid bonding với khoảng cách 1,5 micron trong chip logic sản xuất hàng loạt. Khoảng cách hiện tại của TSMC SoIC là 6 micron, của Intel Foveros Direct là 9 micron, quả thực rất ấn tượng.

Sau khi so sánh hai phiên bản bài báo, tôi còn hai câu hỏi. Một về thiết bị: thiết bị liên kết với thông số kỹ thuật này do ai cung cấp? Bài báo chỉ nói đó là kết quả của nhiều năm phát triển quy trình trong hệ sinh thái đa nhà cung cấp. Một câu hỏi khác về công cụ EDA: thiết kế hai lớp silicon như một chip duy nhất, các công cụ EDA hiện có trên thị trường không làm được việc này, bài báo thừa nhận điều này, chỉ nói rằng chi tiết phương pháp sẽ được "công bố trong vài tháng tới". Tuy nhiên, trong bảng tần số, Kirin thế hệ 2027 với 3,39GHz đã được ghi chú là có chip thực tế, cho thấy bộ công cụ này đã hoạt động tốt trong nội bộ Huawei, và ít nhất đã hoạt động qua hai thế hệ sản phẩm. Cá nhân tôi đoán bộ EDA này do Huawei tự phát triển. Chào mừng các bạn hiểu biết tình hình đến thảo luận.