TSMC CoWoS công suất đầy, công nghệ đóng gói CoPoS mới làm thế nào để tăng sản lượng chip AI, khác biệt ở đâu?

台積電 CoWoS 先進封裝已是 AI 供應鏈最窄瓶頸：交期 52 到 78 週、產能利用率逼近 98%，大廠訂單全數卡關。解方或是使用新一代封裝技術 CoPoS。
（前情提要：甲骨文罕見自曝資料中心「恐無法回本」，Oracle 六月股價重挫 40%）
（背景補充：日本宣布投入 1 兆日圓：2040 前部署 1000 萬台 AI 機器人於 18 個產業，解決缺工慌）

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• CoWoS 見頂了
• 方形突圍
• 未來潛力與變數

台積電市佔超過六成的先進封裝技術 CoWoS，正卡在一個物理上繞不開的形狀問題。NVIDIA 新一代 Rubin GPU 的光罩面積達到現行規格的 5.5 倍，一片十二吋圓形晶圓最多只能切出七組，實務良率考量下常常只剩四組。

而台積電的答案不是把圓晶圓做更大，而是換成方形。這個轉變，可能是一場決定未來五年 AI 算力供給速度的競賽。

CoWoS 見頂了

CoWoS（Chip on Wafer on Substrate）是台積電目前最賺錢的先進封裝技術。簡單來說就是，把運算晶片和記憶體晶片一起黏在一片圓形的中介層上，再封裝成一顆完整的AI晶片。

中介層的作用像一塊高精密轉接板，負責讓晶片之間高速溝通，材料是矽，光罩尺寸受物理限制，難以再放大。

問題出在，晶圓是圓的，光罩（晶片曝光時一次能處理的最大面積）卻越做越大。圓形邊緣留下大片切不到完整晶片的空間，晶片越大，浪費比例越高，新一代 GPU 若沿用現行架構，一片圓晶圓封裝出的良品數量少到只剩個位數。

高功耗 AI 晶片長時間運轉會產生大量熱能，晶片、中介層、基板三種材料的熱膨脹係數不同，冷卻後收縮幅度不一致，就會出現翹曲（warpage）的問題，直接拉低封裝良率。

這些限制加總起來，讓 CoWoS 變成整條 AI 供應鏈最窄的瓶頸：交期長達 52 到 78 週，是邏輯晶圓 12 到 18 週的三倍以上；產能利用率長期維持在百分之九十五到九十八，供需缺口約兩成。

NVIDIA、Google、Amazon 的訂單全部排滿，到 2026 年底 CoWoS 月產能拉高到十四萬片，仍然追不上需求。

方形突圍

台積電的解法是 CoPoS（Chip on Panel on Substrate），白話說就是，把當中介層的載體從圓形晶圓，換成矩形面板，短期先聚焦 310 乘 310 毫米的基板。

關鍵在於面積使用效率。同樣一塊材料，一顆旗艦 AI 晶片從圓晶圓只能封裝出四組，換成方形面板後，保守估計可以做到 9~16 組。同一塊面板面積，產出組數直接翻了二~四倍，等於封測產能不增裝置就「隱形翻倍」。

但這不是單純把圓形切成方形那麼簡單，方形面板的四個角落在製程中容易應力集中，加上熱膨脹不均，稍有不慎基板就會變形，良率反而可能不升反降。台積電賭的是長期效益能蓋過短期的製程磨合成本。

未來潛力與變數

CoPoS 的長期目標，是用玻璃基板取代矽中介層。

玻璃是關鍵轉折，因為它兼顧幾件矽做不到的事：更平整、面積更大，直接繞開矽晶圓光罩尺寸的物理天花板，訊號損耗也更低，能堆疊更多層記憶體、容納更大的運算晶片。台積電規劃的路線圖顯示，2029 年光罩倍數將達 14 倍，算力提升 48 倍，單一封裝可容納 24 顆 HBM5E。

但玻璃的優點與風險是一體兩面。它硬、脆、怕熱衝擊，大面積加工一旦崩裂就整片報廢，良率風險遠高於成熟的矽製程，能不能穩定量產幾乎等於 CoPoS 能不能成。

時程上，台積電 2025 年已在子公司採惠（VisEra）建置研發產線，2026 年是材料與裝置驗證的關鍵年，最快六月完成驗證；2027 年進入試產，2028 年下半年到 2029 年正式量產。這意味著，CoPoS 真正大規模出貨，至少還要再等三年。