Mars Finance rapporte que, le 23 juin, l'analyste Damnang a déclaré dans un article publié le 22 juin que la nouvelle norme SPHBM4 de JEDEC ne vise pas à rendre la DRAM elle-même plus rapide, plus grande ou moins chère, mais à changer la façon dont le HBM est connecté au GPU. Le HBM4 traditionnel nécessite une couche intermédiaire en silicium pour connecter le GPU, tandis que le SPHBM4 tente de faire passer le HBM par-dessus cette couche intermédiaire en silicium, pour se connecter directement à un substrat d'emballage organique. La clé technologique du SPHBM4 consiste à réutiliser la pile de DRAM du HBM4, en ne redessinant que la die de base située en bas. Le HBM4 traditionnel possède 2048 broches de signal de données, nécessitant une couche intermédiaire en silicium pour gérer un espacement de connexion très dense ; le SPHBM4 réduit ce nombre à 512 broches, et augmente la vitesse d'une seule broche par un sérialisme 4:1, doublant ainsi la vitesse de transmission par broche, ce qui permet théoriquement de maintenir un débit global proche de celui du HBM4. Damnang pense que l'important de cette norme ne réside pas dans un « HBM bon marché », mais dans la libération de la capacité de fabrication d'emballages avancés. Bien que le HBM soit coûteux et en pénurie, dans le contexte des livraisons d'accélérateurs AI, la couche intermédiaire en silicium et le CoWoS restent des goulots d'étranglement majeurs. Si le HBM n'occupe plus la surface de la couche intermédiaire, la capacité de fabrication de wafers pour ces couches pourrait supporter davantage d'emballages. L'article estime que, dans les accélérateurs AI haut de gamme, le HBM pourrait occuper près de la moitié de la surface de la couche intermédiaire en silicium. Si cette surface est libérée, le nombre d'emballages supportés par une seule wafer pourrait théoriquement augmenter de 1,5 à 2 fois. Cependant, l'effet réel dépendra de la taux d'adoption, du rendement, de la configuration des produits et de la surface restante de la couche intermédiaire côté GPU. Par conséquent, le SPHBM4 libère principalement de la capacité de production, et non le coût par puce. Même si cette technologie permet d'économiser entre 22 % et 40 % du coût d'emballage, cela ne représente qu'un pourcentage à un chiffre dans le coût total d'un accélérateur AI. Par rapport à l'économie de plusieurs centaines de dollars par puce, il est plus important que l'ouverture du goulot d'étranglement de livraison puisse augmenter la production de GPU et d'ASIC. Les bénéficiaires ne seront pas forcément évidents. À court terme, même si un fournisseur de cloud ou une société de puces adopte en premier le SPHBM4, la capacité supplémentaire de CoWoS libérée pourrait être redistribuée par TSMC à ses clients en file d'attente, et Nvidia pourrait toujours être le principal bénéficiaire. Pour les fournisseurs de cloud développant leurs propres ASIC, la valeur du SPHBM4 est plutôt à long terme : réduire la dépendance à une grande surface de couche intermédiaire en silicium, et augmenter la liberté de conception et de livraison. La valeur de la chaîne industrielle évoluera également. Damnang affirme que le SPHBM4 transférera la charge technologique des substrats et des couches intermédiaires en silicium vers la conception logique à haute vitesse de la die de base. Après l'augmentation de la vitesse d'une seule broche, les circuits PHY, SerDes, récupération d'horloge, égalisation et correction d'erreurs deviendront plus importants. La compétition dans le domaine du HBM pourrait passer de « qui peut empiler le plus haut » à « qui peut concevoir la logique de base la meilleure ». Sur le plan des entreprises, Samsung, qui possède à la fois des capacités de stockage, de processus logique avancé et d'emballage, bénéficie d'un avantage en intégration verticale ; SK Hynix et Micron dépendent davantage de TSMC pour réaliser des die de base complexes sur des nœuds avancés ; TSMC, même face à la réduction de la surface de la couche intermédiaire, contrôle toujours le co-design CoWoS et die de base en tant que sous-traitant ; Intel, grâce à EMIB, à l'interconnexion à haute vitesse et à ses capacités d'emballage avancé, reste une variable potentielle. Cependant, le SPHBM4 en est encore au stade de « publication de la norme, attente d'adoption ». La suite dépendra de trois choses : quelle entreprise de stockage lancera en premier un produit SPHBM4, si de grands fournisseurs de cloud intégreront cette conception dans leurs ASIC, et si JEDEC publiera tous les détails techniques. Damnang est un analyste de longue date spécialisé dans les semi-conducteurs et l'infrastructure AI, dont le Substack publie principalement des analyses sur la chaîne industrielle des semi-conducteurs, de la mémoire, de l'emballage avancé, de la fonderie et des puces AI, avec pour caractéristique de décomposer des problèmes d'ingénierie complexes en logiques industrielles compréhensibles pour les investisseurs.

Voir l'original

Cette page peut inclure du contenu de tiers fourni à des fins d'information uniquement. Gate ne garantit ni l'exactitude ni la validité de ces contenus, n’endosse pas les opinions exprimées, et ne fournit aucun conseil financier ou professionnel à travers ces informations. Voir la section Avertissement pour plus de détails.

Récompense
J'aime
Commentaire
Reposter
Partager

Commentaire

Ajouter un commentaire

Aucun commentaire

Sujets populaires
Afficher plus
#
GateStocks7x24Trading
8,75M Popularité
#
IsraelStrikesIranBTCPlunges
62,01K Popularité
#
PredictWorldCup🇺🇸vs🇵🇾
893,01K Popularité
#
TradFiCFDGoldMaster
2,09M Popularité
#
SpaceXPlunges16%MarketCapErodes400B
1,99M Popularité

Épinglé

Analyste : Le parcours d'encapsulation HBM change, le SPHBM4 pourrait pousser le goulot d'étranglement des puces AI vers la couche inférieure des puces

Sujets populaires

GateStocks7x24Trading

IsraelStrikesIranBTCPlunges

PredictWorldCup🇺🇸vs🇵🇾

TradFiCFDGoldMaster

SpaceXPlunges16%MarketCapErodes400B

Épinglé