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Google publie la huitième génération de TPU, détails de l'architecture réseau de niveau rack 8t
Ce réseau utilise des commutateurs à haut degré de commutation et une topologie plate à deux couches sans blocage, augmentant la bande passante du réseau du centre de données à 4 fois celle de la génération précédente, avec une seule structure pouvant connecter plus de 134 000 puces TPU 8t, offrant une bande passante bidirectionnelle non bloquante de 47 Pb/s et une performance d'environ 1,7K ExaFlops avec une extension quasi linéaire.
Le TPU 8t lui-même utilise une topologie en anneau 3D, un seul module super peut s'étendre jusqu'à 9600 puces, et il supporte une extension à plus d'un million de puces via JAX et Pathways.
Les technologies clés incluent l'accélérateur SparseCore, le chevauchement et l'équilibrage de l'échelle VPU/MXU, la prise en charge native de FP4, ainsi que l'intégration du CPU Axion basé sur Arm pour éliminer le goulot d'étranglement de l'hôte.
Cette conception vise à accompagner l'évolution des modèles d'IA, passant des grands modèles de langage intensifs aux modèles experts hybrides à grande échelle et aux architectures intensives en inférence.
(Source : InFoQ)