SemiAnalysis拆解华为麒麟9030：制程走不动了，把芯片折叠起来

Статья: Исследование тенденций

В области обратного проектирования полупроводников TechInsights доминировала десятилетиями. В прошлые выходные SemiAnalysis Дилана Патела официально опубликовала первый открытый отчет о разборе, принадлежащий лаборатории STEEL (Teardown Engineering & Evaluation Lab), который напрямую касается одного из самых обсуждаемых чипов в мире — Huawei Mate 80 Pro, оснащенного Kirin 9030 Pro, использующего передовую технологию N+3 производства SMIC.

Время выбора момента очень интересно. TechInsights сейчас продается частной компанией, а доход SemiAnalysis уже превысил доходы этого старого гиганта. Дилан выбрал в этот момент мощный демонстрационный материал — очень технически насыщенный отчет о разборе, дополненный фотографиями чипа из лаборатории в Орегоне.

Заголовок отчета — настоящая бомба: минимальный межметаллический интервал (M0 pitch) у SMIC N+3 всего 32,5 нм, что меньше, чем у последнего процессора Intel Panther Lake, использующего технологию 18A, — 36 нм.

SMIC без EUV-литографии смог сделать межметаллический интервал меньше, чем у Intel?

Если судить только по заголовку, это могло бы взорвать всю полупроводниковую индустрию, но SemiAnalysis вторая же параграфа отчета сразу же опровергает это — это «выборочный показатель» (cherry picked metric), специально подобранный для демонстрации.

В этой статье мы разберем этот разбор.

Плотность на уровне, цена высока

Технология N+3 SMIC действительно достигла уровня плотности транзисторов, сравнимого с TSMC N6.

Лаборатория STEEL с помощью TEM (трансмиссионной электронной микроскопии) измерила плотность Bohr у N+3 — 113,4 MTr/mm², что чуть выше, чем у TSMC N6 — 107,7 MTr/mm². Высота ячейки снизилась с 252 нм у N+2 до 228 нм, межзатворный зазор (CGP) уменьшился с 63 нм до 57 нм. Эти цифры вместе означают, что SMIC без EUV, используя только DUV-литографию, достигла логической плотности, сравнимой с 7 нм у TSMC.

Какова цена?

Межслой M0 у SMIC использует технологию самосовмещения с четырьмя уровнями (SAQP), то есть шаблон на фотошаблоне подвергается четырем этапам обработки для получения более тонких линий. TSMC N6 на этом же уровне использует только двойное шаблонирование (SADP). Четырехкратное — это больше фотошаблонов, более точное совмещение, более сложный технологический процесс и, соответственно, более высокая стоимость.

SemiAnalysis прямо на срезе показывает цену SAQP: канавки M0 у N+3 явно имеют форму перевернутого трапеции (нижняя часть уже верхней), а внизу канавки видна четкая зона обогащения защитным слоем. Хотя такая морфология помогает заполнению медью, при межметаллическом интервале 32,5 нм сложность технологического контроля резко возрастает.

Объяснить это можно простым примером: это как печатать деньги одинакового номинала, но стоимость каждой — в несколько раз выше, чем у TSMC, и риск брака тоже выше. Плотность одинаковая, а экономическая эффективность — совершенно разная.

Кирин 9030: максимально использовать каждый дюйм кремния в условиях ограничений

Другая история — дизайн чипа Huawei HiSilicon.

По площади, Kirin 9030 почти не отличается от предыдущего 9020 (около 140 мм²), но внутри он вмещает больше компонентов: CPU с одного большого ядра + 3 средних ядер заменены на 1 большое + 4 средних, GPU увеличилась с 4 до 6 вычислительных блоков, NPU добавился с одним Tiny ядром, а кэш на всех уровнях расширился. Повышение плотности N+3 позволило Huawei разместить внутри больше логических элементов при том же размере чипа.

По характеристикам, лаборатория STEEL использовала публичные тестовые данные и дала четкую оценку: производительность GPU (Maleoon 935) примерно соответствует флагманским моделям 2022 года, результат 3DMark WLE вырос на 70% по сравнению с предыдущим поколением, чуть превосходит Snapdragon 8+ Gen 1, но по сравнению с текущим флагманом Snapdragon 8 Elite Gen 5 разрыв составляет 2,4–2,6 раза.

Что касается CPU, ситуация более наглядная. Производительность на такт (IPC) у большого ядра TaiShan Prime примерно на уровне Arm Cortex-X2 — это дизайн 2021 года. Ядро Apple M1 Firestorm 2020 года по IPC все еще превосходит его на 35%. Самое современное ядро Apple M5 P — на 60% выше по IPC, абсолютная производительность в 2,7 раза выше.

Причина разницы — не дизайн, а технологический процесс. Apple и Qualcomm используют TSMC N4 и N3P, эти процессы имеют существенные преимущества по вольтам-частотной характеристике: при одинаковой площади можно разместить больше транзисторов, при одинаковом потреблении — работать на более высокой частоте. У Huawei уровень проектирования ядер — это уровень ведущих компаний прошлого поколения, но они застряли в двух поколениях технологического отставания.

Когда технологический прогресс останавливается, Huawei готовится к «складке»

Самая перспективная часть отчета — это график, опубликованный Huawei на конференции ISCAS 2026, — закон масштабирования τ и дорожная карта LogicFolding.

Традиционное масштабирование полупроводников — это уменьшение размеров транзисторов и линий в двумерной плоскости: это суть закона Мура, который действует десятилетиями. Huawei предлагает концепцию τ-масштабирования, которая переносит оптимизацию из пространственной области во временную, — сокращение времени перемещения и обработки данных, включая задержки переключения транзисторов, распространения сигналов, вычислений и хранения.

LogicFolding — это инженерная реализация этой идеи. Проще говоря, один логический блок разбивается на два слоя, расположенных друг над другом, соединенных сверхтонкими межслойными связями. Это позволяет сократить длину сигнальных путей. В современных чипах большая часть энергопотребления и задержек связана с управлением длинными линиями и буферами. Вертикальная «складка» логики сокращает критические пути, повышая тактовую частоту и снижая энергопотребление.

Huawei предлагает амбициозный план: частота больших ядер Kirin 9030 достигнет 2,75 ГГц, в лаборатории уже протестированы образцы с 3,39 ГГц, а к 2031 году планируется достичь 5 ГГц. Также предполагается использование 3D-стэкинга для увеличения плотности до 295 MTr/mm², что соответствует уровню 14A у TSMC.

SemiAnalysis относится к этим планам с осторожностью. Они отмечают, что метод подсчета плотности у Huawei отличается от традиционных: плотность 3D-стэкинга считается по площади упаковки, то есть по площади корпуса, а не по площади чипа. Если применить тот же метод к AMD MI450X (N2 верхний слой + N3P нижний слой), то получим теоретическую плотность 460,2 MTr/mm², что значительно превышает цель Huawei на 2031 год.

Но сама идея важна. Huawei фактически переносит работу по технологическому процессу в системный дизайн, — это попытка обойти ограничения производства, взяв на себя функции, ранее выполняемые только фабриками. AMD использует 3D-стэкинг в кэшах (V-Cache), а MI350X — в межсоединениях и IO. Huawei же планирует полностью разделить логические блоки и разместить их вертикально, что — это совершенно другой уровень инженерных задач.

Экспортные ограничения меняют параметры соревнования

Последний вывод SemiAnalysis — экспортные ограничения не остановили развитие китайских чипов, но изменили их путь и стоимость.

SMIC N+3 показывает, что без EUV можно достичь уровня N6 по плотности логики. Но это дороже, сложнее и с меньшей контролируемостью. Каждое следующее увеличение сложности — это больше фотошаблонов, более строгие требования к совмещению, более дорогие многослойные шаблоны. Теоретически, N+4 может достичь 137,8 MTr/mm² (по сравнению с N5 у TSMC), а N+5 — при добавлении задней подачи питания — приблизиться к HP у Intel 18A. Но каждый шаг — это всё более сложная, дорогая и менее терпимая к ошибкам задача.

В то же время, технологии SMIC N+2 и N+3 начинают переходить к Huahong, а компании вроде Alibaba Pingtouge и Cambrian могут стать выгодоприобретателями. Знания о производстве полупроводников распространяются от отдельных фабрик к экосистеме, что снижает эффективность санкций против отдельных компаний.

На стороне проектирования Huawei и Пекинский университет уже разрабатывают отечественные прототипы EDA-инструментов для LogicFolding. Это не заменяет полностью инструменты Synopsys и Cadence, но отечественные EDA движутся в направлении «совместной оптимизации архитектуры, технологического процесса и упаковки».

Интересный факт: в разборе STEEL обнаружили, что DRAM для Kirin 9030 Pro произведена Samsung (K4L2E165YD, LPDDR5X-9600, 1a технологический узел), а версия Pro Max с 16 ГБ использует одновременно Samsung и ChangXin Memory (CXMT). Дата упаковки памяти ChangXin — 45-я неделя 2025 года, плотность по уровню 1z, что говорит о начале поставок в цепочку Huawei, хотя технологический уровень все еще отстает на одну-две генерации от Samsung и SK Hynix.

Для инвесторов важен сигнал: сможет ли стратегия Huawei по 3D-стэкингу при контролируемых затратах вывести китайские чипы в сегмент смартфонов, ИИ, сетевого оборудования и других приложений, где важна «достаточная» производительность.

Если эта стратегия оправдает себя, ценность этой цепочки поставок переоценится.