τ Масштабирование: Huawei разработала новый движок роста для пост-морской эпохи

За последние 60 лет полупроводниковая индустрия постоянно двигалась за счет уменьшения размеров транзисторов (закон Мура), становясь всё меньшими, более плотными и дешевыми.

Но сейчас этот путь исчерпал себя:

Преимущества технологий ниже 7 нм резко падают

Стоимость литографического оборудования зашкаливает

Стоимость разработки одного чипа передовых технологий превышает 1 миллиард долларов

Стоимость одного транзистора не снижается, а растет

Команда Huawei по полупроводникам за 6 лет и 381 серийный чип нашла новое направление:

Не соревнуемся в размерах, соревнуемся во времени.

Предложена теория масштабирования τ (τ Scaling):

Рассматривать «время» как ключевой показатель оптимизации, сжимая всю цепочку признаков во времени τ, от переключения транзистора (пикосекунды) до задач дата-центра (секунды), охватывая 12 порядков величины.

Проще говоря:

Раньше соревновались, кто меньше, теперь — кто быстрее, с меньшей задержкой и более эффективный.

I. Что такое τ масштабирование?

τ — это задержка / постоянная времени на каждом уровне, делится на четыре слоя:

Транзистор: скорость переключения

Цепь: задержка передачи сигнала

Чип: задержка вычислений и доступа к памяти

Система: синхронизация коммуникаций от конца до конца

Цель — совместное снижение τ на всех уровнях, чтобы технология, цепь, архитектура и система использовали одни и те же показатели для оптимизации, избегая разобщенности.

II. Реализация на мобильных устройствах: LogicFolding (логическая складка)

При сохранении текущих технологий, вертикально укладывать чипы, используя сверхточное гибридное соединение для разделения ключевых путей на несколько слоев, что похоже на «многоэтажное здание» для чипа.

Плотность транзисторов: с 155 до 238 миллионов на квадратный миллиметр, рост на 55%

Энергоэффективность: увеличение на 41%, тактовая частота почти на 13%

Частота SRAM: рост более чем на 40%

К 2026 году Kirin достигнет тактовой частоты 3.1 ГГц, а к 2029 — 4 ГГц

III. Внедрение AI в дата-центры: сжатие задержки на всей цепочке

80% энергопотребления и 70% затрат AI-кластеров связаны с переносом данных, ключ — сокращение времени коммуникации.

1. Унифицированная шина (Unified Bus)

Убрать многоуровневые протоколы, задержка удаленного доступа снизилась с десятков микросекунд до примерно 100 наносекунд, в 500 раз быстрее.

2. Hi-ONE оптическая связь

Модуль 8 Тбит/с, заменяя медь на оптоволокно, расстояние увеличено с 1 метра до 100 метров, подходит для кластеров из тысяч графических карт.

3. 3D Folding

Решение проблемы быстрого роста площади и несоответствия интерфейсов в 2.5D упаковке, перенос памяти, питания и оптических портов на вертикальные поверхности, синхронное расширение вычислительных мощностей.

Прогноз: к 2035 году интеграция AI-оборудования увеличится более чем в 100 раз

IV. Новая интеграция логики и памяти

В ранние годы CPU и память развивались отдельно, сейчас в эпоху AI перенос данных важнее вычислений, память и логику необходимо плотно интегрировать в 3D, что смещает власть в цепочке поставок в сторону памяти и упаковки.

V. Оставшиеся вызовы

Инструменты EDA должны адаптироваться к 3D-стэкингу

Необходима оптимизация различий в технологиях между чипами и потерь при вертикальной межсоединении

Требуются новые стандарты энергоэффективности и бенчмаркинга

Заключение

Эпоха уменьшения размеров по закону Мура завершилась, началась эпоха масштабирования во времени.

Не обязательно бороться за самые передовые литографические системы, достаточно использовать 3D-стэкинг, системную архитектуру и оптимизацию межсоединений — и производительность, и энергоэффективность продолжат расти.

Это станет основной стратегией полупроводников на ближайшие 10 лет.