Notícias da Mars Finance, a 23 de junho, o analista Damnang afirmou num artigo publicado a 22 de junho que o padrão SPHBM4, recentemente lançado pela JEDEC, não visa tornar a DRAM mais rápida, maior ou mais barata, mas sim alterar a forma como o HBM se conecta à GPU. O HBM4 tradicional necessita de uma camada intermediária de silício para conectar à GPU, enquanto o SPHBM4 tenta fazer o HBM contornar essa camada intermediária de silício, conectando-se diretamente ao substrato de encapsulamento orgânico. O núcleo técnico do SPHBM4 consiste em reutilizar o empilhamento de DRAM do HBM4, redesenhando apenas a die base na parte inferior. O HBM4 tradicional possui 2048 pinos de sinal de dados, dependendo da camada intermediária de silício para lidar com o espaçamento extremamente compacto; o SPHBM4 reduz esse número para 512 pinos e aumenta a velocidade de cada pino em quatro vezes através de uma serialização 4:1, mantendo teoricamente uma largura de banda total próxima do HBM4. Damnang acredita que o ponto-chave deste padrão não é a "DRAM barata", mas sim liberar a capacidade de produção de encapsulamento avançado. Embora o HBM seja caro e escasso, na entrega de aceleradores de IA, a camada intermediária de silício e o CoWoS também representam gargalos importantes. Se o HBM deixar de ocupar a área da camada intermediária, a mesma capacidade de wafers de camada intermediária pode suportar mais entregas de encapsulamentos. A estimativa do artigo é que, em aceleradores de IA de alta gama, o HBM pode ocupar quase metade da área da camada intermediária de silício. Se essa área for removida, a quantidade de encapsulamentos suportados por uma única wafer pode teoricamente aumentar de 1,5 a 2 vezes. No entanto, o efeito real ainda depende da taxa de adoção, rendimento, configuração do produto e a área restante da camada intermediária do lado da GPU. Portanto, o SPHBM4 realmente libera capacidade de produção, não o custo por chip individual. Mesmo que essa tecnologia possa economizar entre 22% e 40% nos custos de encapsulamento, ao considerar o custo total de um acelerador de IA, essa economia representa apenas uma porcentagem de dígitos únicos. Em comparação com a economia de alguns centenas de dólares por chip, o mais importante é que, ao abrir gargalos de entrega, a produção de GPUs e ASICs pode aumentar. Os beneficiários também podem não ser imediatamente evidentes. A curto prazo, mesmo que uma fabricante de nuvem ou uma empresa de chips adote o SPHBM4 primeiro, a capacidade de CoWoS liberada pode ser redistribuída pela TSMC para clientes na fila, e a Nvidia ainda pode ser a mais capaz de absorver essa capacidade adicional. Para fabricantes de nuvem que desenvolvem seus próprios ASICs, o valor do SPHBM4 é mais de longo prazo: reduzir a dependência de grandes áreas de camada intermediária de silício, aumentando a liberdade de design e entrega. O valor na cadeia de produção também se moverá. Damnang afirma que o SPHBM4 transferirá a carga técnica do substrato e da camada intermediária de silício para o design de lógica de alta velocidade da die base. Após o aumento na velocidade de cada pino, circuitos PHY, SerDes, recuperação de clock, equalização e correção de erros se tornarão ainda mais importantes. O foco da competição em HBM pode passar de "quem consegue empilhar mais alto" para "quem consegue fazer uma lógica de baixo nível melhor". No nível corporativo, a Samsung, por possuir capacidades integradas de armazenamento, processos avançados de lógica e encapsulamento, tem uma vantagem de integração vertical; a SK Hynix e a Micron dependem mais da TSMC para fabricar die base complexas em nós avançados; mesmo com a redução da área da camada intermediária, a TSMC ainda controla a fabricação de CoWoS e die base; a Intel, com EMIB, interconexões de alta velocidade e capacidades avançadas de encapsulamento, é uma variável potencial. No entanto, o SPHBM4 ainda está na fase de "padronização e espera pela adoção". O próximo passo é observar três pontos: qual fabricante de armazenamento lançará primeiro produtos com SPHBM4, se grandes fornecedores de nuvem incluirão esse design em seus ASICs próprios, e se a JEDEC divulgará detalhes técnicos completos. Damnang é um analista que acompanha há muito tempo a cadeia de semicondutores e infraestrutura de IA, cujo Substack publica análises sobre semicondutores, memória, encapsulamento avançado, fundição de wafers e chips de IA, destacando-se por decompor problemas complexos de engenharia em lógica industrial compreensível para investidores.

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Analista: Mudanças na rota de encapsulamento da HBM, SPHBM4 pode empurrar o gargalo do chip de IA para o chip de base

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