Qui se dispute CoWoS ?

Si, au cours des dix dernières années, la ligne directrice de l’industrie des semi-conducteurs a été la « loi de Moore », alors le mot-clé le plus retentissant d’aujourd’hui est sans aucun doute l’advanced packaging.

Avec l’explosion des paramètres des grands modèles, passés de l’ordre de dizaines de milliards à l’ordre de trillions, la voie consistant uniquement à gagner en puissance de calcul via la miniaturisation des procédés s’approche des limites physiques. Un chip IA doit contenir à la fois une multitude d’unités de calcul et une mémoire à très haut débit. Le packaging traditionnel 2D ne suffit plus. Ainsi, la combinaison dorée HBM + CoWoS est devenue, presque sans exception, l’option incontournable pour tous les fabricants de puces IA haut de gamme.

De la GPU Blackwell d’NVIDIA à l’accélérateur de la série MI d’AMD, puis aux puces d’entraînement développées en interne par les acteurs du cloud : qui pourra obtenir suffisamment de capacités de CoWoS, pourra réellement s’imposer dans la course à la puissance de calcul IA.

Une « bataille de positionnement » centrée sur la capacité de packaging CoWoS de TSMC s’est discrètement déclenchée entre les géants mondiaux des puces.

Pourquoi le CoWoS est-il indispensable ?

CoWoS (Chip-on-Wafer-on-Substrate) est une technologie d’advanced packaging 2,5D développée par TSMC. Concrètement, il ne s’agit plus de souder directement le chip de calcul et la mémoire sur le substrat, mais de juxtaposer les chips de calcul comme GPU/ASIC, avec les chips mémoire HBM, sur une couche intermédiaire (Interposer), via des TSV (Through-Silicon Via) à haute densité et des micro-bumps. Les interconnexions à très haut débit entre puces sont réalisées grâce aux lignes fines à l’intérieur de l’interposer ; enfin, l’ensemble est encapsulé sur le substrat.

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Pourquoi faire tout cela ? Les lignes d’un circuit PCB traditionnel sont trop épaisses ; la distance et la vitesse de transmission du signal sont donc limitées. Une GPU doit souvent connecter plusieurs puces HBM simultanément, avec un besoin de bande passante allant jusqu’à plusieurs téraoctets par seconde. Seules les lignes ultra-fines de l’interposer en silicium peuvent absorber un volume de transmission aussi massif.

En 2011, TSMC a officiellement lancé CoWoS. Après plusieurs cycles d’itération, trois types de solutions ont été formés : CoWoS-S (interposer en silicium pleine plaque), CoWoS-R (interposer RDL) et CoWoS-L (ponts en silicium local + substrat organique). À l’heure actuelle, CoWoS-L est la solution dominante : il remplace l’interposer en silicium surdimensionné par des « ponts en silicium locaux », tout en réduisant la déformation (warpage) et les coûts, et en permettant des surfaces d’encapsulation plus grandes ainsi qu’un empilement de davantage de HBM.

Les avantages clés de cette architecture sont très clairs :

• Gain de bande passante : la HBM et la GPU s’interconnectent directement via l’interposer en silicium. La bande passante peut atteindre des dizaines de fois celle d’une DDR classique, résolvant définitivement le problème de « memory wall » rencontré lors de l’entraînement IA ;

• Consommation plus faible : la distance de transmission du signal est considérablement réduite, et la consommation liée au déplacement des données baisse nettement ;

• Niveau d’intégration plus élevé : plusieurs Chiplets + plusieurs HBM peuvent coopérer dans le même packaging, en dépassant la contrainte de surface d’une seule puce.

On peut dire qu’en l’absence de CoWoS, il n’y aurait peut-être pas aujourd’hui des puces d’entraînement de modèles IA comptant plusieurs centaines de milliards, voire davantage, de paramètres.

Qui se bat pour CoWoS ?

D’après les prévisions de l’étude de la chaîne d’approvisionnement de Morgan Stanley, la demande totale mondiale de wafers CoWoS pour les clients clés en 2026 s’élèverait à environ 1 384 000 wafers, puis bondirait à 2 682 000 wafers en 2027, soit presque un doublement en deux ans. Les acteurs de cette bataille de capacités ont depuis longtemps dépassé le cercle des seuls fournisseurs de GPU pour s’étendre à l’ensemble de la chaîne d’approvisionnement de la puissance de calcul IA.

Prévision de la demande mondiale de capacités CoWoS par clients clés

NVIDIA : encore la vedette, mais sa part se dilue

Il est difficile d’ignorer qu’NVIDIA (NVIDIA) reste le principal acteur.

En 2026, la demande d’NVIDIA en capacités CoWoS est de 780k wafers ; en 2027, elle grimpe à 1 200k wafers, restant à la première place. De Hopper à Blackwell et à l’architecture Rubin la plus récente, chaque génération de GPU est fortement liée au procédé CoWoS-L de TSMC.

En parallèle, CoWoS-R est principalement utilisé pour la production des Vera CPU d’NVIDIA. Les expéditions sont estimées à 5,75 millions d’unités ; une réservation solide indique que le volume de Vera CPU devrait presque doubler, ce qui porterait aussi la demande de capacités CoWoS-R à plus de 100k wafers. CoWoS-S est utilisé pour les puces d’échange Quantum et Spectrum.

Dans l’ensemble, à elle seule, NVIDIA absorbe plus de la moitié des capacités CoWoS de TSMC.

Mais il faut noter que la part d’NVIDIA dans la demande totale devrait passer d’environ 56% en 2026 à environ 45% en 2027 — la valeur absolue augmente, mais la part se dilue. Cela signifie que la structure du marché CoWoS évolue d’un « domination d’NVIDIA » vers une coexistence de plusieurs forces.

AMD : plus grand « outsider » en 2027, rattrapage en ligne directe

Si NVIDIA est le roi du stock, AMD est le poursuivant le plus agressif.

En 2026, les capacités CoWoS d’AMD ne représentent que 130k wafers ; en 2027, elles explosent à 530k wafers, avec une hausse de 400k wafers, presque à parité avec NVIDIA (442k). Les moteurs principaux sont le déploiement des puces serveurs IA de la série MI d’AMD, ainsi que l’adoption à grande échelle de l’architecture 3D V-Cache et Chiplet, ce qui fait que la demande d’AMD en CoWoS multiplie par plus de trois en un an (croissance de 307%).

Selon certaines informations, le produit phare d’AMD en 2027 sera MI455, avec une production en petite quantité de MI500 (Arcadia) en fin d’année. Pour le segment des CPU d’AMD, notamment le domaine Venice, AMD s’appuie principalement sur des procédés CoWoS non-TSMC tels que ASE/SPIL et Amkor. Les capacités passent de 50k wafers à 270k wafers, ce qui correspondrait à environ 6,75 millions de CPU ; la demande serait principalement tirée par les besoins d’Agentic AI.

Fait intéressant : la demande de 10k wafers provenant de Xilinx, acquise par AMD, reste inchangée sur le papier. Cela suggère que toute la croissance provient de l’explosion de la propre gamme d’AMD ; la ligne de produits FPGA semble soit saturée en demande CoWoS, soit orientée vers d’autres types de packaging.

Broadcom : croissance régulière des puces réseau

En 2026, la demande de capacités de Broadcom est de 300k wafers — le deuxième plus gros demandeur de CoWoS ; en 2027, elle devrait augmenter à 484k wafers (croissance annuelle de 61%), et Broadcom dépasserait alors AMD pour revenir en troisième position.

Contrairement aux deux premiers, le produit phare de Broadcom n’est pas GPU, mais des puces de réseau de haut de gamme pour l’échange. L’explosion de la demande des clusters IA pour des commutateurs 800G et 1,6T pousse la gamme Tomahawk de Broadcom à basculer intégralement vers le packaging avancé CoWoS. En plus, Broadcom aide au design et à la production pour les puces Google TPU v7 (Ironwood) et v8i (SunFish), mobilisant ainsi des capacités CoWoS.

MediaTek : émergence inattendue

MediaTek passe de 40k wafers à 180k wafers, soit une croissance de 350%. L’explosion de MediaTek est le point le plus inattendu de ce classement : ce géant traditionnel des puces pour téléphones se lance fortement sur le marché des accélérateurs IA. Les puces ASIC cloud et edge commencent à adopter CoWoS à grande échelle ; son taux de croissance figure en tête de tous les grands clients.

Des sources indiquent que l’activité ASIC de MediaTek proviendrait principalement de Google TPU v8t (ZebraFish), ce qui correspondrait à 3,6 millions d’unités expédiées.

AWS : montée progressive des puces conçues en interne par les clouds

Les deux lignes de produits de puces développées en interne par AWS (Annapurna et Alchip) voient leur demande passer de 88k wafers à 126k wafers, reflétant une itération continue des puces d’entraînement Trainium et des puces d’inférence Inferentia. Cela traduit la volonté des acteurs du cloud de se libérer de la dépendance à un seul fournisseur de GPU. Toutefois, le rythme d’augmentation reste plus modéré que celui des principaux fabricants.

Marvell et GUC : flux discret d’ASIC sur mesure

Marvell passe de 17k wafers à 64k wafers, et GUC de 14k wafers à 60k wafers : les croissances sont respectivement de 276% et 329%. Ces accélérations mettent en évidence une tendance : le marché des ASIC IA sur mesure est en train d’exploser. Les activités de Marvell (DPU et puces réseau IA) et les services de conception ASIC de Creative Electronics (GUC) consomment massivement des capacités CoWoS.

De plus en plus d’entreprises Internet choisissent de concevoir leurs propres puces IA, mais elles doivent passer par des fournisseurs de services de conception pour se connecter aux capacités de packaging de TSMC.

Cisco : croissance en panne sur la voie traditionnelle

La taille de Cisco et son taux d’augmentation sont plus faibles : la demande ne passe que de 5k wafers à 6k wafers. Cela reflète que les équipements réseau traditionnels et les FPGA milieu/entrée de gamme tirent peu la demande de CoWoS haut de gamme. Ce segment est progressivement comprimé par les besoins liés à l’IA.

Globalement, la structure de la demande de CoWoS est en train de changer profondément :

• Le camp des GPU IA : NVIDIA + AMD + Broadcom concentrent l’essentiel des capacités ;

• Les ASIC et les puces réseau : nouvelle hausse portée par MediaTek, Marvell et GUC, grâce à la demande de commutateurs IA et de puces d’interconnexion à haut débit ; les besoins en packaging doublent, avec un taux de croissance bien supérieur à la moyenne du secteur ;

• Les puces conçues en interne par les clouds : variable de long terme : même si la taille actuelle n’est pas énorme, les acteurs cloud continuent d’étendre leurs puces de grands modèles ; cela correspond aussi à l’orientation vers une décentralisation de la chaîne d’approvisionnement en puissance de calcul ;

• FPGA/équipements réseau traditionnels : Xilinx, Cisco stagnent, et l’activité traditionnelle tire peu le CoWoS haut de gamme.

Si l’on observe le volume total du secteur, la demande de capacités de CoWoS par les principaux clients mondiaux passe d’environ 1 384 000 wafers en 2026 à environ 2 682 000 wafers en 2027 au total, soit une hausse globale d’environ 94%. En deux ans, la demande mondiale de wafers CoWoS se rapproche du doublement, validant le jugement de Morgan Stanley selon lequel la filière advanced packaging connaîtra une croissance élevée.

Quand tous les acteurs se poussent sur la même piste, le problème de pénurie de capacités remonte naturellement à la surface.

goulot de capacités : TSMC court assez vite, mais pas assez

TSMC, déjà consciente depuis longtemps de la valeur stratégique de CoWoS, multiplie les investissements d’expansion.

D’après les statistiques disponibles, la capacité mensuelle de CoWoS était d’environ 10 000 wafers en 2022, et a atteint près de 70 000 wafers en 2025. À mesure que TSMC et ses partenaires augmentent activement leurs capacités, la capacité mensuelle de CoWoS de TSMC pourrait atteindre 120 000 à 140 000 wafers en 2026, un niveau record. En 2027, elle atteindrait encore 170 000 wafers/mois (certaines feuilles de route indiquent que la fin 2027 pourrait aller jusqu’à 200 000 wafers/mois), avec une expansion concentrée sur Tainan et Chiayi, et une ampleur nettement supérieure à celle des cycles précédents.

Tout en étendant CoWoS, TSMC progresse également sur la technologie d’advanced packaging au format panneau, CoPoS (Chip on Panel on Substrate). Une ligne pilote devrait achever le réglage en juin 2026 ; la production de masse pourrait démarrer dès le calendrier 2028-2029, afin de répondre aux besoins de packaging de chips de grandes dimensions.

En dehors de TSMC, d’autres acteurs augmentent aussi leurs capacités : d’ici fin 2027, les capacités CoWoS du camp non-TSMC (ASE/SPIL, Amkor, etc.) devraient atteindre 80 000 wafers/mois (80kwpm). Parmi eux, ASE/SPIL passerait de 30kwpm fin 2026 à 50kwpm, tandis que Amkor passerait de 20kwpm à 30kwpm ; l’accent reste sur CoWoS-L et CoWoS-R.

On constate que la structure d’approvisionnement de l’industrie évolue : on passe d’une domination unique de TSMC à une expansion parallèle des fondeurs wafers et des sociétés de packaging/test. UBS estime que les capacités mensuelles CoWoS de l’industrie devraient passer de 160 000 wafers fin 2026 à 250 000 wafers fin 2027, soit une hausse annuelle d’environ 56%. Derrière cette expansion, Rubin, AMD Venice, Google TPU et Amazon Trainium augmentent en parallèle leurs besoins de packaging.

Dans le même temps, sur les cinq prochaines années, CoWoS de TSMC poursuivra un développement au rythme d’augmentation de taille chaque année, afin d’intégrer davantage de logique et de HBM. En 2026, TSMC a déjà produit un CoWoS à la taille de masque la plus grande au monde, 5,5 fois plus grand, avec un rendement supérieur à 98 %. Le CoWoS à masque 14 fois plus grand, destiné à intégrer 20 HBM, devrait entrer en production en 2028. Un autre modèle capable d’intégrer 24 HBM et avec une taille de masque supérieure à 14 fois serait prêt dès 2029.

D’après des informations de la chaîne d’approvisionnement, ce n’est pas seulement la demande CoWoS qui est forte : l’avancement de SoIC et de CoPoS de TSMC progresse aussi rapidement, et les commandes attendues pour la chaîne d’équipements deviennent visibles jusqu’en 2030. Par exemple, la capacité SoIC de TSMC continue d’augmenter : l’estimation précédente était de 10k wafers/mois en 2027 (passant d’environ 10 000 à 20 000 wafers/mois), mais les dernières rumeurs indiquent un relèvement jusqu’à 50 000 wafers/mois, avec TSMC/ NVIDIA réservant une grande partie des capacités.

Cependant, de nouvelles capacités se heurteront rapidement à un bassin de commandes plus large.

D’après les calculs d’UBS, la demande totale de capacités CoWoS passerait de 1 307 000 wafers en 2026 à 2 475 000 wafers en 2027 (la prévision ci-dessus de Morgan Stanley est de 2 682 000 wafers) ; en un an, cela représente une hausse d’environ 89%, nettement supérieure à la progression des capacités mensuelles de l’industrie sur la même période.

Source d’image : UBS

D’après des informations de la chaîne d’approvisionnement, l’écart offre-demande de CoWoS est actuellement d’environ 20 %, et ne devrait se réduire à environ 10 % qu’en fin 2026. D’autres calculs d’organismes estiment que le manque de capacités en 2027 pourrait atteindre 700 000 wafers, soit plus de 30 %.

Certains acteurs de la chaîne d’approvisionnement estiment qu’en supposant même que la capacité mensuelle CoWoS soit relevée à 200 000+ wafers, il serait difficile de satisfaire toutes les commandes des clients. En plus, il existe encore des risques liés à l’expansion des capacités, à la monopolisation et à la fabrication aux États-Unis. Beaucoup de clients sont passés d’une dépendance quasi exclusive à TSMC à la mise en place de plans pour des commandes « débordantes » (overflow) auprès d’autres acteurs comme ASE, SiFive, Amkor, etc., créant ainsi une deuxième voie d’approvisionnement en advanced packaging.

D’un autre côté, il y a aussi d’autres raisons pour lesquelles le rythme d’expansion ne suit pas la demande : d’abord, les seuils de procédé sont élevés. CoWoS implique plusieurs procédés très précis, comme un interposer en silicium de grandes dimensions, des TSV, et un assemblage par micro-bumps. Le rendement met du temps à grimper. Ensuite, la chaîne d’équipements est longue : les machines d’assemblage et les équipements de contrôle nécessaires à l’advanced packaging ont des délais de livraison d’au moins un an, et on ne peut pas simplement « investir et étendre tout de suite ». Enfin, CoWoS est le plus souvent lié à la HBM : les capacités HBM de SK Hynix et de Samsung ne suivent pas ; même si les capacités CoWoS sont plus grandes, il n’y a pas de marchandises pour expédier.

Cela crée une situation embarrassante : les capacités CoWoS de TSMC sont restées en pleine charge entre 2024 et 2026, et la visibilité des commandes est même déjà programmée jusqu’en 2027.

Dans ce contexte, pour verrouiller des capacités, de nombreux fabricants de puces doivent négocier avec TSMC plus d’un an à l’avance, et une sorte de règle de « priorité au抢产能 » (s’accaparer des capacités) semble même s’être installée dans l’industrie.

Un autre point à surveiller est que, parallèlement à la hausse de la demande de packaging CoWoS, le procédé avancé en amont se resserre aussi.

UBS indique que la part des produits IA cloud dans la demande N3 de TSMC passerait de 35% en 2026 à 72% en 2027. Sur deux ans, l’utilisation moyenne de la capacité serait d’environ 108% et 109%. Rubin, Vera CPU, Google TPU et Trainium doivent tous d’abord obtenir des wafers N3, avant de pouvoir entrer dans la phase CoWoS.

Durant ce processus, la structure des clients évolue elle aussi rapidement. La part des capacités N3 d’TSMC détenue par NVIDIA devrait passer de 10% en 2026 à 30% en 2027 ; Broadcom passerait de 10% à 16%. Sur la même période, la part d’Apple passerait de 38% à 14%. Même si l’électronique grand public conserve une demande, l’IA cloud augmente clairement l’occupation à la fois des procédés avancés et du packaging en aval.

Par conséquent, la question de savoir si l’offre de CoWoS peut suivre dépend du fait que tous ces maillons puissent monter en cadence au même rythme.

L’objectif de capacité mensuelle de 250 000 wafers d’ici fin 2027 doit être réalisé en même temps que l’approvisionnement en wafers de procédés avancés, l’obtention des rendements de bout en bout sur l’ensemble des étapes OSAT, la livraison simultanée des équipements de jonction et de mesure, et aussi le déploiement de la production de Rubin, Venice et TPU selon le calendrier. Avec une demande provenant de plus de clients, CoWoS s’affranchit de la dépendance à un cycle unique de GPU, mais augmente la complexité de la combinaison produit et de la planification.

Ces derniers temps, des voix dans l’industrie ont laissé entendre que TSMC n’a toujours pas déterminé la répartition des commandes destinées aux équipementiers, ce qui met les fournisseurs mal à l’aise : ils craignent de voir se créer une atmosphère de baisse de prix pour attirer les commandes. En outre, le délai entre la commande d’équipements et leur sortie en production est d’au moins 7 à 9 mois ; l’industrie craint que les livraisons ne puissent pas être tenues à temps.

En plus de la pénurie de capacités, un autre problème plus délicat est celui des goulots technologiques et du coût.

On sait que l’interposer en silicium utilisé dans CoWoS fait face à trois problèmes : coût élevé, contraintes de taille et tendance à se déformer. Le coût unitaire d’un interposer en silicium de 12 pouces dépasse 100 dollars par pièce, soit plus de la moitié du coût total de packaging. Surtout lorsque les chips IA deviennent toujours plus grands : la surface de packaging du NVIDIA B200 atteint déjà 3 à 4 fois la limite de capacité d’un interposer en silicium. La contrainte de taille de l’interposer devient difficile à éviter. Pour le Rubin de prochaine génération, dont la taille est encore plus grande, il n’y a plus comme solution que « des ponts en silicium localisés + substrat organique » pour s’en sortir en attendant.

Intel, Samsung : « aiguiser ses couteaux »

La contrainte de capacités CoWoS serre la concurrence. CoWoS n’est pas la seule réponse possible en packaging 2,5D, et les concurrents accélèrent la mise en place de leurs solutions de remplacement. Notamment dans les procédés avancés, où Intel et Samsung se livrent une bataille de longue date ; face au gigantesque marché de l’advanced packaging et au manque de capacités, ils aiguisent leurs couteaux.

EMIB et Foveros d’Intel

Intel dispose de sa propre matrice de technologies de packaging 2,5D/3D.

Parmi elles, la technologie EMIB (Embedded Multi-die Interconnect Bridge) essaie activement de conquérir le marché. Contrairement à CoWoS, EMIB remplace un interposer pleine taille par des ponts en silicium localisés intégrés : l’interconnexion à grande vitesse entre puces s’effectue localement, avec un meilleur rendement et un coût fortement réduit.

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Par rapport à CoWoS, l’usage de silicium dans EMIB représente seulement 1/3 à 1/5 ; le coût par puce est inférieur de 30% à 50%. EMIB-M a déjà pris en charge des tailles de masque jusqu’à 6 fois ; l’objectif pour 2026-2027 est de 8 à 12 fois. Le risque de mésadaptation de dilatation thermique est plus faible, la déformation est réduite et le rendement a dépassé 90%.

Le processus EMIB continue d’évoluer :

• EMIB (première génération) : pont de silicium de base, pour une intégration hétérogène générale CPU+GPU/HBM ;

• EMIB-M (Matrix) : tableau de ponts multiples. Actuellement 6 fois la taille de masque ; objectif 8 à 12 fois en 2026-2027 ; visant des puces IA multi-chiplets à très grande échelle ;

• EMIB-T (Through-Silicon Via) : les ponts en silicium introduisent des TSV pour assurer l’alimentation verticale. L’alimentation et les signaux vont du fond du packaging jusqu’aux puces, en réduisant le couplage parasite DC/AC ; cela correspond aux exigences strictes des accélérateurs IA et des puces de data centers en bande passante et en consommation. Le rendement en aval dépasse déjà 90% ;

• EMIB + substrat en verre : lancement au début 2026, un emballage géant de 78×77mm (2 fois la taille de masque standard), empilement « 10-2-10 » (cœur en verre de 800μm d’épaisseur + 10 couches de RDL en haut et 10 couches de RDL en bas, soit 20 couches de circuits) ; ciblage HPC et serveurs IA.

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Sur le plan de l’avancement marché : en 2026, le packaging EMIB-T d’Intel a déjà obtenu une commande pour le prochain TPU de Google. Le prochain GPU Feynman d’NVIDIA prévoit aussi l’introduction d’EMIB. Meta prévoit d’utiliser EMIB dans ses CPU en 2028. SK Hynix collabore avec Intel pour tester EMIB, afin de réduire la dépendance à CoWoS.

Récemment, Intel a annoncé la nomination de Lee Seok-hee (李锡熙) au poste de vice-président exécutif d’Intel Foundry, chargé de l’advanced packaging, de l’intégration systèmes, du développement de technologies back-end et de la fabrication back-end, avec un reporting direct au CEO Chen Luwu (陈立武).

La signification centrale de cette nomination est que Intel élève l’advanced packaging au rang de point de croissance important pour l’activité Foundry. Les accélérateurs IA doivent généralement intégrer des chips logiques, des HBM, des chips I/O et d’autres Chiplets dans le même packaging ; la capacité de la plateforme de packaging influence directement si les clients sont disposés à adopter Intel Foundry. Intel renforcera l’emballage back-end de manière indépendante, ce qui l’aidera à fournir une solution plus complète de fabrication au niveau système, en plus des procédés 18A, 14A et suivants.

Pour la configuration mondiale, Intel ne cherche pas seulement à rattraper TSMC sur les procédés en amont. Intel tente aussi, via des technologies back-end comme EMIB, Foveros, EMIB-T et le hybrid bonding, d’attirer des clients pour des ASIC IA, du HPC et des services cloud. L’advanced packaging pourrait devenir un point d’entrée pour qu’Intel revienne dans la chaîne d’approvisionnement des clients haut de gamme.

Des initiés indiquent que l’EMIB passe d’une option de remplacement du CoWoS à une « seconde locomotive » de packaging à l’ère des grands chips IA. L’évolution en double ligne de « pont en silicium + substrat en verre » limite l’espace de surprofit de CoWoS.

Foveros, quant à elle, est la vraie technologie de stacking 3D d’Intel : elle permet d’empiler une puce logique sur une autre puce logique. Avec la mise en œuvre de la stratégie IDM 2.0, son activité de packaging commence aussi à accepter des commandes externes, se positionnant directement face à TSMC sur CoWoS et SoIC.

I-Cube de Samsung

L’avantage concurrentiel de Samsung est sa capacité à fournir une solution « clé en main » complète, allant de la fabrication des HBM, à la sous-traitance des procédés logiques, jusqu’à l’advanced packaging.

La famille SAINT (Samsung Advanced Interconnect Technology) de Samsung couvre I-Cube (2,5D) et X-Cube (3D). Avec le soutien de ses propres capacités de mémoire HBM, Samsung s’efforce activement de capter des commandes d’emballage pour des chips IA, dans le but de former une compétitivité intégrée « mémoire + packaging ».

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I-Cube utilise un interposer en silicium pour intégrer des puces logiques et des HBM. À ce stade, il peut prendre en charge l’intégration jusqu’à 8 piles de HBM. Pour la prochaine génération HBM4, Samsung fait activement progresser la technologie de hybrid bonding afin de remplacer l’empilement traditionnel par micro-bumps. L’objectif est d’améliorer la dissipation thermique et de réduire la hauteur du packaging. Samsung prévoit d’augmenter fortement ses capacités mensuelles HBM à 250 000 wafers d’ici 2026, afin de reprendre la domination sur le marché des accélérateurs IA hautes performances.

Cependant, des professionnels du secteur estiment que : « pour les clients utilisant une plateforme de packaging Samsung 2,5D, soit leurs expéditions sont très faibles, soit il ne s’agit que de projets courts sur quelques mois. À l’ère où l’advanced packaging détermine les performances du chip, Samsung doit renforcer sa compétitivité dans ce domaine. »

À cet effet, Samsung fait évoluer sa feuille de route de packaging 2,5D : elle passe d’un packaging au niveau wafer (WLP) vers un packaging au niveau panneau (PLP). Le PLP utilise des panneaux carrés de grande taille, ce qui améliore l’utilisation de la surface et offre une efficacité de production supérieure à celle des wafers ronds. Avec l’augmentation continue de la taille des chips IA, l’adéquation du PLP devrait encore s’améliorer. Samsung avance pour convertir la technologie Cube de WLP vers PLP, et commence à développer un « système-level panel (SoP) » destiné aux chips ultra-gros. À ce stade, la taille de développement est de 415mm×510mm.

Multiples routes pour les acteurs de l’industrie

Par ailleurs, de grands acteurs du packaging et test comme ASE (日月光) et Amkor (安靠) développent également des solutions 2,5D similaires. Même si elles accusent un écart sur les performances au tout premier niveau par rapport à CoWoS, elles présentent des avantages en coûts et en flexibilité de capacité, et grignotent déjà le marché milieu et haut de gamme.

Par exemple, la plateforme VIPack™ lancée par ASE vise à répondre à des besoins d’intégration hétérogène complète, de l’emballage de chips à sortie de type fan-out (FOCoS) jusqu’au co-packaging optique (CPO). Pour faire face à la pénurie de capacité provoquée par l’explosion de l’IA, ASE prévoit d’investir plus de 6 milliards de dollars en dépenses d’investissement en 2025, en ciblant l’expansion des capacités CoWoS dans les sites de Kaohsiung et du parc de Zhongke. ASE a aussi montré une technologie de silicon photonics avancée : en intégrant directement des moteurs optiques sur le substrat du packaging, ASE améliore fortement l’efficacité de transmission des données à l’intérieur des data centers IA.

Amkor, en tant que deuxième OSAT mondial, fait de la proximité avec les fondeurs de procédés avancés son axe stratégique. Amkor a signé un protocole d’entente avec TSMC : dans sa nouvelle usine en Arizona, Amkor fournira un support packaging et test pour TSMC, afin de réduire le temps de rotation du transport des wafers par-delà le Pacifique. Les priorités R&D d’Amkor dans le domaine du calcul haute performance incluent la technologie d’interposer RDL et la technologie de pontage (comme Connect-S). Plusieurs clients calcul et réseau sont déjà entrés dans la phase de certification de qualification ; on s’attend à une production de masse en 2026. En plus, Amkor a un avantage significatif dans le domaine du HDFO (high-density fan-out), et peut fournir des solutions d’interconnexion ultra-fines, légères et efficaces pour les prochains smartphones et les systèmes embarqués ADAS.

Ces routes ne sont pas totalement en concurrence frontale ni mutuellement exclusives : elles servent des applications différentes. Les GPU IA haut de gamme accordent plus d’importance à la bande passante, au rendement et à la maturité ; les ASIC IA sur mesure privilégient davantage le coût, la flexibilité d’approvisionnement et la stratégie multi-fournisseurs ; l’électronique grand public et les produits edge privilégient la taille, le coût et la capacité de production en volume.

On peut s’attendre à ce que le marché de l’advanced packaging à l’avenir ne soit pas dominé par TSMC seule, mais présente un paysage à multiples routes technologiques et multiples fournisseurs.

Comment la Chine peut sortir de l’impasse en advanced packaging

Lorsque l’advanced packaging est détenu par seulement quelques fabricants, l’industrie chinoise des semi-conducteurs ne peut naturellement pas rester à l’écart. La pénurie de capacités CoWoS et les barrières technologiques reflètent précisément l’urgence pour la Chine de réaliser des percées accélérées dans le domaine de l’advanced packaging.

Bonne nouvelle : la Chine rattrape activement, et le pays n’est pas en terrain totalement vierge sur cette filière.

Des géants du packaging/test, comme JCET (长电科技), Tongfu Microelectronics (通富微电) et Huatian Technology (华天科技), ont tous déjà mis en place des routes technologiques comme 2,5D/3D packaging et Chiplet ; certains produits sont déjà entrés dans la phase de production de masse. Par exemple, en juin 2026, JCET a annoncé un investissement de 7,8 milliards de yuans (??) dans la construction d’une usine d’advanced packaging haut de gamme à Shanghai Lingang, axée sur quatre directions : empilement 2,5D/3D, HBM3e, Chiplet et CPO.

Par ailleurs, des entreprises locales comme Changjiang Jingwei (盛合晶微), Yongxie Electronics (甬矽电子) et Jingfang Technology (晶方科技) renforcent la valeur de la chaîne d’approvisionnement locale grâce à leurs capacités d’advanced packaging aux caractéristiques distinctes. Le « Grand Fonds III » a aussi classé l’advanced packaging parmi les directions prioritaires pour un soutien.

Par rapport à CoWoS de TSMC, les fabricants chinois pourraient encore avoir des écarts dans l’encapsulation des GPU IA au niveau le plus haut — notamment sur la synergie avec HBM, la maîtrise du rendement et l’écosystème clients — mais ils ont une meilleure proximité avec les clients domestiques pour leurs puces IA et leurs applications spécifiques.

Plus important encore : la popularisation de l’architecture Chiplet offre une fenêtre pour « changer de voie et dépasser ». Quand le design ne cherche plus une puce unique extrêmement grande, mais obtient des performances élevées en assemblant plusieurs petites puces, la part de valeur du packaging continuera d’augmenter — et c’est précisément un domaine où l’industrie chinoise de packaging/test a accumulé une expertise profonde.

À retenir

La bataille pour CoWoS n’est pas encore terminée.

TSMC augmente les capacités ; Intel, Samsung et ASE se mettent aussi en course ; et la Chine s’efforce de percer. Qui rira à la fin dans cette compétition d’advanced packaging influencera profondément le paysage des puces IA sur les dix prochaines années. Pour l’industrie domestique, c’est à la fois un défi et une opportunité historique à ne pas manquer.

Source de l’article : 半导体行业观察

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