La "Loi Tao" version 2 est arrivée, quelles nouvelles opportunités la chaîne de l'industrie des semi-conducteurs va-t-elle rencontrer ?

Récemment, selon un article publié sur la plateforme de prépublication d'articles scientifiques de l'Académie chinoise des sciences, ChinaXiv, He Tingbo, directeur de Huawei et président de la division des semi-conducteurs, a publié la version V2 de A time scaling theory for multi-layer electronic systems (théorie de la mise à l'échelle temporelle pour les systèmes électroniques multicouches), connue dans l'industrie sous le nom de « loi Tao (τ) ».

Par rapport à la version V1 publiée le 25 mai, la nouvelle version conserve le cadre théorique original, mais ajoute de nombreux détails sur la mise en œuvre industrielle, des données de mesure réelles et une feuille de route d'évolution des produits, démontrant davantage la faisabilité de la « loi Tao (τ) » en tant que nouveau principe guidant le développement de l'industrie des semi-conducteurs.

La publication de la version V2 de la « loi Tao (τ) » a suscité une grande attention. Au moment de la rédaction, le nombre de clics dépassait 270 000 et le nombre de téléchargements dépassait 55 000.

Du point de vue des opportunités d'investissement, un rapport de recherche institutionnel indique que la chaîne d'outils EDA (Electronic Design Automation) est cruciale pour la promotion du pliage logique, et que la chaîne d'outils EDA représente la plus grande opportunité de croissance liée au pliage logique. De plus, les fabricants d'étapes telles que l'assemblage avancé, les plaquettes et les équipements de test pourraient en bénéficier.

Divulgation des données de mesure réelles de la nouvelle puce Kirin

La « loi Tao (τ) » propose de remplacer la « mise à l'échelle géométrique » par la « mise à l'échelle temporelle (τ) » comme nouveau principe directeur pour l'évolution des semi-conducteurs et des systèmes électroniques : grâce à des technologies innovantes telles que le pliage logique, le retard de propagation du signal est continuellement réduit, et la densité des transistors est constamment augmentée, permettant ainsi l'évolution continue des semi-conducteurs et des systèmes électroniques.

Selon la version V2 de l'article, par rapport à la puce Kirin 9030 Pro de 2025 utilisant une conception plane traditionnelle, le Kirin 2026 utilise le pliage logique. Avec le même nœud de processus, la densité des transistors passe de 155 MTr/mm² à 238 MTr/mm², une augmentation qui nécessitait auparavant trois ans de miniaturisation géométrique. Sous une tension d'alimentation de 1,1 V, la fréquence principale du Kirin 2026 augmente également de 13 % pour atteindre 3,1 GHz. Par rapport au Kirin 9030 Pro, à une température de 25 °C et pour des performances identiques, le Kirin 2026 peut réduire la tension d'alimentation de 1,1 V à 0,9 V, et la consommation normalisée tombe à 0,59, soit une réduction de 41 %.

En mai de cette année, He Tingbo a déclaré dans une interview aux médias qu'avec la « loi Tao (τ) », l'évolution des puces peut connaître un développement « accéléré ». Cet automne, Huawei lancera une nouvelle puce Kirin pour smartphone, la première « puce Tao » complète.

La version V2 de l'article prédit qu'au cours des dix prochaines années, le pliage logique passera d'un pliage localisé des chemins critiques à un pliage complet et multi-niveaux – chaque boîtier intégrera trois, quatre ou même plus de couches actives. De 2026 à 2035, la densité des transistors devrait atteindre 400 MTr/mm² et plus.

Parallèlement, le pliage logique permet aux puces Kirin d'augmenter considérablement la fréquence du cœur du CPU et ouvre la voie à des fréquences de 4 GHz et plus.

La « loi Tao (τ) » offre une nouvelle voie pour une base de calcul IA économe en énergie

La version V1 de l'article sur la loi Tao mentionnait qu'entre mai 2020 et mai 2026, la division semi-conducteurs de Huawei avait conçu et mis en production 381 puces, servant les secteurs de la mobilité, de l'intelligence artificielle, de l'automobile, de l'industrie et des infrastructures. Dans l'ensemble du portefeuille de produits, la stratégie de mise à l'échelle τ a été constamment validée.

La « loi Tao (τ) » s'applique également au domaine de l'intelligence artificielle. La version V2 de l'article décrit la mise à l'échelle τ dans les centres de données IA. La mise à l'échelle τ au niveau de l'IA est réalisée par la coopération de trois niveaux : l'architecture système (bus unifié), l'interconnexion optique Hi-ONE et la reconfiguration topologique du boîtier lui-même (pli 3D). La version V2 ajoute des schémas pour expliquer davantage la répartition des tâches et la coopération entre le bus unifié, Hi-ONE et le pli 3D.

He Tingbo prévoit dans l'article qu'autour de 2030, le Ascend 990 introduira le pliage logique dans le domaine des accélérateurs IA. Selon cette feuille de route, l'intégration matérielle devrait augmenter de plus de 100 fois d'ici 2035, et l'effet de réduction τ couvrira chaque couche de la pile, et non seulement le niveau des dispositifs.

Un rapport de recherche de Zhejiang Securities indique que la valeur centrale de la « loi Tao (τ) » de Huawei dans la conception des puces IA est de répondre, par une innovation systémique de l'architecture plutôt que par la seule miniaturisation des procédés, au besoin urgent d'une explosion de la puissance de calcul IA en matière d'efficacité énergétique et de densité de calcul élevée. Pour l'infrastructure de calcul IA, la « loi Tao (τ) » répond aux problèmes fondamentaux de la pression élevée du transfert de données et du coût énergétique élevé à l'ère des grands modèles, offrant une voie de développement durable pour construire une base de calcul IA verte et économe en énergie.

Les institutions estiment que la chaîne d'outils EDA est la plus grande opportunité de croissance

Du point de vue des opportunités d'investissement, les outils EDA actuels sont conçus pour l'ère de la conception plane, et les institutions sont optimistes quant à la chaîne d'outils EDA. Un rapport de recherche de BOCOM International indique que la principale contrainte à la promotion généralisée du pliage logique provient de la chaîne d'outils EDA. Les outils EDA actuels sont nés à l'ère de la conception de puces bidimensionnelles, et les exigences du pliage logique sont radicalement différentes. La chaîne d'outils EDA est la plus grande opportunité de croissance liée au pliage logique.

De plus, les analystes affirment que la mise en œuvre du pliage logique dépend fortement de l'assemblage avancé. Un rapport de recherche de Zhongyuan Securities indique que le pliage logique peut considérablement améliorer les performances des puces. Le pliage logique doit s'appuyer sur des technologies d'assemblage avancées telles que l'intégration 2.5D/3D, la liaison hybride, les TSV (traversées de silicium) et les Chiplet (pucelettes). L'assemblage avancé deviendra un élément central influençant les performances des puces et devrait stimuler la croissance rapide de la demande d'équipements d'assemblage et de test avancés. Les usines de plaquettes soutenant l'architecture de pliage logique pourraient connaître une accélération de la libération de capacité. Il est recommandé de s'intéresser aux opportunités d'investissement chez les fabricants nationaux d'assemblage avancé, les usines de plaquettes et les fabricants d'équipements semi-conducteurs.

Les institutions prédisent que le segment des PCB (circuits imprimés) pourrait bénéficier de l'évolution de la loi Tao. Un rapport de recherche de Caixin Securities indique que les PCB, en tant qu'interconnexions électroniques clés, assurent non seulement les connexions électriques, mais également la transmission de signaux numériques et analogiques, l'alimentation électrique, ainsi que l'émission et la réception de signaux radiofréquences et micro-ondes. L'évolution de la « loi Tao (τ) » devrait favoriser davantage le développement haut de gamme de l'industrie des PCB, renforcer la tendance à l'interconnexion haute densité, accélérer le rythme de mise en œuvre de technologies telles que l'alimentation verticale (VPD) et l'enfouissement, et augmenter la valeur ajoutée des produits PCB ainsi que les barrières à l'entrée concurrentielles.

(Édité par Wen Jing)

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