Intel mise sur une "variante d'architecture 1.4 nm"… Examen de l'alimentation à la fois par la face avant et par le dos

Le fabricant intégré (IDM) Intel aurait envisagé, en interne, une architecture exploitant à la fois l'alimentation par la face avant et par le dos afin de rattraper ses concurrents sur le nœud ultra-fin de classe 1.4 nm. Selon l'industrie, Intel avait prévu d'appliquer « PowerDirect », une technologie d'alimentation par le dos (BSPDN) uniquement, sur le 14A, le processus de base de la classe 1.4 nm. Pour le processus successeur 14A2, cependant, il est dit qu'il examine l'introduction d'une architecture « Dual Side » qui utilise à la fois les faces avant et arrière. Ce changement structurel est directement lié à la limitation de lithographie (défauts stochastiques) qui apparaît lorsque le pas d'interconnexion métallique le plus bas (M0) qu'Intel poursuit se réduit à environ 21 nm.
Intel a officiellement annoncé un plan pour augmenter la densité des puces de 1.3 fois par rapport à son 18A existant afin de rattraper les N2/A14 de TSMC et le SF2Z de Samsung. Le processus 14A cible un pas M0 d'environ 28 nm, mais grâce à des améliorations de type demi-nœud, le 14A2 est analysé comme poussant le pas M0 à 21 nm. Dans ce cas, même lorsque la lithographie est effectuée deux fois (double motif), le gain global de densité est suffisamment important pour que l'économie des outils EUV à haute ouverture numérique (High NA EUV), qui coûtent des centaines de milliards de wons l'unité, s'améliore effectivement.
Le problème est qu'une fois que les lignes de circuit deviennent extrêmement fines à 21 nm ou en dessous, la résistance d'interconnexion augmente de façon exponentielle. L'infrastructure de nano via à travers le silicium (nTSV) initialement construite pour l'alimentation par le dos ne peut pas, à elle seule, gérer la densité de courant demandée par les transistors, produisant une « chute IR » dans laquelle la tension chute fortement. En conséquence, Intel est analysé comme ayant adopté une structure hybride qui maintient le réseau d'alimentation par le dos comme voie principale tout en réaffectant une partie de l'interconnexion métallique de la face avant aux signaux d'alimentation auxiliaire et d'horloge, afin de sécuriser la marge de puissance devenue insuffisante en raison des limites de réduction d'échelle et de lithographie. Malgré l'inconvénient d'une complexité d'interconnexion accrue, cela est interprété comme un « produit de compromis », une variation arrière de l'architecture entreprise pour extraire les spécifications du processus 21 nm.
Intel manque de temps. Selon sa feuille de route, le 14A est prévu pour passer en production de risque en 2028 et entrer en production de volume en 2029. À cette fin, Intel prévoit de distribuer la version 0.9 du kit de conception de procédé (PDK) 14A aux clients externes en octobre prochain, et il doit désormais verrouiller des commandes fermes de la part des principaux clients fabless dans les 18 prochains mois. En revanche, le concurrent TSMC a déjà sécurisé des rendements stables sur son processus 2nm (N2) au cours de 2025 et 2026, achevant son entrée sur le marché conformément au calendrier de lancement de produits de son plus grand client, Apple. De plus, au moment où Intel commencera la production de risque du 14A en 2028, TSMC prévoit d'avoir déjà expédié de véritables produits finis en 1.4nm (A14) sur le marché. Samsung Electronics prévoit également de commercialiser « SF2Z », un processus 2nm amélioré appliquant l'alimentation par le dos, en 2027. La plus grande arme de Samsung est la maîtrise du transistor Gate All Around (GAA) qu'il a perfectionnée depuis la première adoption de la structure au nœud 3nm.
Un responsable de l'industrie a expliqué : « Alors qu'Intel a du mal à sécuriser les rendements car il a introduit GAA et BSPDN ensemble pour la première fois à 20A/18A, Samsung superpose simplement l'alimentation par le dos (BSPDN) sur une structure GAA 2nm déjà éprouvée, donc son risque technique est bien inférieur. »
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